[发明专利]一种存储器结构及其制备方法

摘要

本发明提供一种存储器结构及其制备方法，该结构包括表面具有重掺杂外延层的半导体衬底；位于半导体衬底之上的第一隔离介电层、地选择栅电极层、字线栅电极层、串选择栅电极层、介于地选择栅电极层、字线栅电极层和串选择栅电极层之间的多层第二隔离介电层；向下贯穿串选择栅电极层、字线栅电极层和地选择栅电极层并与所述重掺杂外延层接触的半导体沟道；包裹在所述半导体沟道的侧壁上的栅极介电层。本发明的存储器结构以重掺杂外延层作为公共源极线，采用在重掺杂外延层上外延生长的III‑V族单晶半导体作为垂直沟道，相对于现有的垂直沟道型NAND结构，器件结构得到了进一步简化，制备工艺易于控制，产品良率高。

主权项

一种存储器结构，其特征在于，包括：半导体衬底，所述半导体衬底表面具有重掺杂外延层；第一隔离介电层，位于所述半导体衬底之上；地选择栅电极层，位于所述第一隔离介电层之上；字线栅电极层，位于所述地选择栅电极层之上；串选择栅电极层，位于所述字线栅电极层之上；多层第二隔离介电层，介于所述地选择栅电极层、字线栅电极层和串选择栅电极层之间；半导体沟道，所述半导体沟道向下贯穿所述串选择栅电极层、字线栅电极层和地选择栅电极层，并且所述半导体沟道的底部与所述重掺杂外延层接触；栅极介电层，包裹在所述半导体沟道的侧壁上，介于所述半导体沟道与所述串选择栅电极层、字线栅电极层和地选择栅电极层之间，在由所述半导体沟道中心向外的方向上依次包括隧道层、电荷俘获层和阻挡层；其中，所述半导体沟道为III‑V族单晶半导体。