[发明专利]一种提升高性能集成电路产出的速度分级优化结构及方法

摘要

一种提升高性能集成电路产出的速度分级优化结构及方法，该结构内嵌在集成电路中，其特征在于：集成电路芯片包含N条关键路径，关键路径A、关键路径B、……及关键路径N，它们共同构成一个关键路径集合{A,B...N}，这N条路径的时延决定了集成电路的速度等级。所采用的方法为：1、选择关键路径；2、集成电路速度分级优化结构的插入；3、在频率分界F_i下对集成电路芯片进行测试；4、获得原始的速度分级结果；5、进行速度分级优化；6、在频率分界F_i下重新进行测试；7、重新划分被测集成电路芯片的速度等级；8、决定速度等级并计算速度分级优化率；9、标定集成电路芯片的速度等级以及工作频率。

主权项

1.一种提升高性能集成电路产出的速度分级优化结构，该结构内嵌在集成电路中，其特征在于：集成电路芯片包含关键路径A、关键路径B、……及关键路径N，它们共同构成一个关键路径集合{A,B...N}，这N条路径的时延决定了集成电路的速度等级；提升高性能集成电路产出的速度分级优化结构由N个单条路径速度分级优化结构组成，在上述的N条关键路径中每条路径都插入一个单条路径速度分级优化结构；针对集成电路中第A条关键路径插入的单条路径速度分级优化结构标记为第一个单条路径速度分级优化结构2A；针对集成电路中第B条关键路径插入的单条路径速度分级优化结构标记为第二个单条路径速度分级优化结构2B；针对集成电路中第N条关键路径插入的单条路径速度分级优化结构标记为第N个单条路径速度分级优化结构2N；单条路径速度分级优化结构2A、2B、……和2N结构是相同的，所有的单条路径速度分级优化结构共同构成集成电路芯片内部的速度分级优化结构；单条路径速度分级优化结构由速度分级检测模块、速度分级调节模块和1比特的Flash存储空间组成；速度分级检测模块检测所插入的关键路径的时延是否超过当前的时钟周期1/F_i，即所监测的关键路径是否在当前测试频率F_i下失效；若速度分级检测模块检测所插入的关键路径在F_i下失效，则速度分级检测模块同时估测此失效的路径能否通过速度分级调节模块的调节，提升到速度等级i‑1；若上述两个条件都被得到满足，即检测到某条关键路径在频率F_i下失效，且调整后能正常工作，则速度分级检测模块输出的调节信号Adapt_EN变为高电平；其中，F_i为速度等级i和速度等级i‑1之间测频率分界点，且速度等级i‑1为速度等级i的更高一级；速度分级调节模块是用来调节速度分级检测模块所定位到的在频率F_i下失效的关键路径，使其能够在F_i下正常工作；即当速度分级调节模块接收到插入到同一关键路径上的速度分级检测模块输出的高电平时，就启动对所插入关键路径的调节，使其能够在频率F_i下正常工作；1比特的Flash存储空间用来存储速度分级检测模块检测的输出，速度分级调节模块直接从Flash中读取调节信号Adapt_EN的值，以永久的将集成电路定位在提升之后的速度等级内，防止复位或者重新上电之后调节失效。