[发明专利]沟槽式功率半导体元件及其制造方法

摘要

本发明公开一种沟槽式功率半导体元件及其制造方法。沟槽式功率半导体元件的栅极结构包括栅绝缘层、叠层以及栅极。栅绝缘层覆盖沟槽的内壁面，叠层覆盖栅绝缘层的下半部。栅极位于沟槽内，并通过栅绝缘层与叠层和外延层隔离。栅极包括一被叠层围绕的下掺杂区以及一位于叠层及下掺杂区上的上掺杂区，上掺杂区与下掺杂区之间形成一PN接面，且上掺杂区内的杂质浓度是由上掺杂区的外围朝上掺杂区的内部递减。由于PN接面在逆向偏压下可产生和寄生电容串联的接面电容，因此可降低栅极/漏极的等效电容。

主权项

一种沟槽式功率半导体元件的制造方法，其特征在于，所述沟槽式功率半导体元件的制造方法包括：形成一外延层于一基材上；形成一基体区于所述外延层内；形成一沟槽于所述外延层中；形成一初始栅极结构于所述沟槽内，其中所述初始栅极结构包括一覆盖所述沟槽的栅绝缘层、一覆盖所述栅绝缘层下半部的叠层、一从所述沟槽的上半部延伸至下半部的第一重掺杂半导体结构以及两个位于所述叠层上的第二重掺杂半导体结构，所述两个第二重掺杂半导体结构设于所述栅绝缘层与所述第一重掺杂半导体结构之间，所述第一重掺杂半导体结构与所述第二重掺杂半导体结构分别具有第一导电型杂质及第二导电型杂质；执行一掺杂制程，同步地以一外加第二导电型杂质植入在所述基体区内形成一第一表层掺杂区以及在所述第一重掺杂半导体结构的顶部形成一第二表层掺杂区；以及执行一热扩散制程，以使所述第一表层掺杂区形成一源极区，且在所述沟槽内形成一栅极；其中，所述栅极包括一上掺杂区以及一下掺杂区，所述上掺杂区与所述下掺杂区之间形成一PN接面。