[发明专利]一种自校准可扩展性SRAM延时测试电路有效
| 申请号： | 201611041043.X | 申请日： | 2016-11-23 |
| 公开（公告）号： | CN106782669B | 公开（公告）日： | 2020-04-10 |
| 发明（设计）人： | 徐迪宇 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | G11C29/56 | 分类号： | G11C29/56 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 智云 |
| 地址： | 201203 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明公开了一种自校准可扩展性SRAM延时测试电路，包括：存储器模块，通过外围控制器选择有效的存储器；输出选择模块，根据需要选择不同的存储器模块的输出进行时序检测；延时时钟选择模块，通过输入不同的地址信号，输出控制信号至数据缓存和选择模块以获得不同的延时时钟；延时模块，对时钟进行多级延时，其各级延时输出至数据缓存和选择模块，并产生参考时钟输出至时序电路检测模块；数据缓存和选择模块，缓存由延时模块输出的各个初始延时时钟，并在控制信号控制下选择不同的延时时钟进行后续测试；时序电路检测模块，对时钟及参考时钟、延时时钟及参考时钟进行校准、对存储器模块的输出及延时时钟进行时序检测判定。 | ||
| 搜索关键词： | 一种 校准 扩展性 sram 延时 测试 电路 | ||
【主权项】：
一种自校准可扩展性SRAM延时测试电路，包括：存储器模块，用于根据不同测试情况的需要，通过外围控制器选择有效的存储器以利于后续电路对其输出进行时序检测；输出选择模块，用于根据需要选择不同的存储器模块的输出进行时序检测；延时时钟选择模块，用于通过输入不同的地址信号，输出控制信号至数据缓存和选择模块，以获得不同的延时时钟CLKD[x]；延时模块，用于对时钟CLK进行多级延时，其各级延时输出至数据缓存和选择模块，并产生参考时钟CLK_REF输出至时序电路检测模块；数据缓存和选择模块，用于缓存由该延时模块输出的各个初始延时时钟，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，输出延时时钟CLKD[x]至该时序电路检测模块；时序电路检测模块，用于对该时钟CLK及参考时钟CLK_REF、延时时钟CLKD[x]及参考时钟CLK_REF进行校准、对该存储器模块的输出及延时时钟CLKD[x]进行时序检测判定。
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