[发明专利]一种数字芯片接收ADC输出数据的方法及数字芯片在审
| 申请号： | 201611051132.2 | 申请日： | 2016-11-24 |
| 公开（公告）号： | CN106656182A | 公开（公告）日： | 2017-05-10 |
| 发明（设计）人： | 李振军;王永添;郑文明 | 申请（专利权）人： | 深圳市鼎阳科技有限公司 |
| 主分类号： | H03M1/10 | 分类号： | H03M1/10;H03M1/12;G06F15/78;G06F13/40 |
| 代理公司： | 深圳鼎合诚知识产权代理有限公司44281 | 代理人： | 郭燕 |
| 地址： | 518000 广东省深圳市*** | 国省代码： | 广东;44 |
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| 摘要： | 本申请提供了一种数字芯片接收ADC输出数据的方法及数字芯片，在使用ADC输出的LVDS随路时钟产生数据采样接收时钟时，将采样时钟划分为多个相位。在芯片启动或者用户需要时，查找当前环境下能够接收ADC数据的采样接收时钟Iclk的最佳相位，并把该最佳相位的相位系数配置给锁相环，以产生具有最佳相位的采样接收时钟Iclk；再利用具有最佳相位的采样接收时钟Iclk来接收ADC的输出数据。该方法是对数字芯片内部的锁相环部分进行优化，支持锁相环输出时钟相位动态重配功能，同时增加了数字芯片ADC接口的自测试过程，以计算出采样接收时钟Iclk的最佳相位，保证接收采样时钟沿尽可能靠近数据采样窗口的中间。 | ||
| 搜索关键词： | 一种 数字 芯片 接收 adc 输出 数据 方法 | ||
【主权项】：
一种数字芯片接收ADC输出数据的方法,其特征在于，该方法包括如下步骤：数字芯片内预先存储N个相位系数，每一个相位系数对应一个相位；所述N个相位系数用于供数字芯片配置给数字芯片内的锁相环，以使得锁相环根据来自于ADC输出的随路时钟Synclk来产生的采样接收时钟Iclk的相位为被配给锁相环的相位系数对应的相位，其中N为大于1的整数；在接收由ADC输出的待采集数据之前，查找用于在当前环境下接收ADC数据的采样接收时钟Iclk的最佳相位，并把该最佳相位对应的相位系数配置给锁相环，以产生具有最佳相位的采样接收时钟Iclk；根据所述具有最佳相位的采样接收时钟Iclk来接收ADC输出的待采集数据。
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