[发明专利]一种抵御能量分析攻击的加法掩码硬件实现方法及电路有效
| 申请号： | 201611125767.2 | 申请日： | 2016-12-08 |
| 公开（公告）号： | CN106656465B | 公开（公告）日： | 2019-09-06 |
| 发明（设计）人： | 朱念好;周玉洁;谭永伟 | 申请（专利权）人： | 上海爱信诺航芯电子科技有限公司 |
| 主分类号： | H04L9/00 | 分类号： | H04L9/00;H04L9/08 |
| 代理公司： | 上海汉声知识产权代理有限公司 31236 | 代理人： | 胡晶 |
| 地址： | 200241 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供了一种抵御能量分析攻击的加法掩码硬件实现方法及电路，包括以下步骤：S1：设置加法掩码电路的输入为掩码后的加数数据及随机数m，随机数m为掩码后的加数数据的掩码；S2：采用所述加法掩码电路将掩码后的加数数据进行n级的串行进位加位，其中，计算每一比特的和时，将上一比特位和的进位与当前加数数据的比特位进行异或，以得到带掩码的加数和数据。该方法对应的加法掩码电路，其计算过程中，不会出现去掩码的操作，实现了GF(2n)域上模n加法运算的掩码操作，n适用于任何大小0的整数。 | ||
| 搜索关键词： | 一种 抵御 能量 分析 攻击 加法 掩码 硬件 实现 方法 电路 | ||
【主权项】：
1.一种抵御能量分析攻击的加法掩码硬件实现方法，其特征在于，包括以下步骤：S1：设置加法掩码电路的输入为掩码后的加数数据及随机数m，随机数m为掩码后的加数数据的掩码；S2：采用所述加法掩码电路将掩码后的加数数据进行n级的串行进位加位，其中，计算每一比特的和时，将上一比特位和的进位与当前加数数据的比特位进行异或，以得到带掩码的和；设置串联的第一级电路及第二级电路，所述第一级电路用于对掩码后的加数数据每一比特位与掩码后的上一比特位和的进位进行两两之间的与运算及对掩码后的加数数据每一比特位、掩码后的上一比特位和的进位及随机数m的每一比特进行与运算，与运算的结果通过第二级电路进行或运算，得到掩码后的当前比特位和的进位。
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