[发明专利]一种制备多层片式压敏电阻的方法及由其制得的压敏电阻有效
申请号: | 201611162216.3 | 申请日: | 2016-12-15 |
公开(公告)号: | CN106782956B | 公开(公告)日: | 2019-01-22 |
发明(设计)人: | 连清宏;朱颉安;徐志贤;方廷毅;许鸿宗 | 申请(专利权)人: | 立昌先进科技股份有限公司 |
主分类号: | H01C7/112 | 分类号: | H01C7/112;H01C17/00 |
代理公司: | 北京金信知识产权代理有限公司 11225 | 代理人: | 张皓;钱程 |
地址: | 中国台湾桃园*** | 国省代码: | 中国台湾;71 |
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摘要: | 本发明涉及一种制备多层片式压敏电阻的方法,其中,通过提高多层片式压敏电阻各面的表层阻抗,实现减薄多层片式压敏电阻的上盖及下盖的厚度以及减小内电极两侧的留边宽度的目的,从而实现对多层片式压敏电阻增加内电极层数以及扩大单层内电极的通流面积的目的,使得最终的多层片式压敏电阻制品的性能获得提高。 | ||
搜索关键词: | 一种 制备 多层 压敏电阻 方法 | ||
【主权项】:
1.一种制备具有提高的通流面积的多层片式压敏电阻的方法,其特征在于,包括以下步骤:1)调制ZnO陶瓷浆料;2)将预制ZnO陶瓷浆料刮成10~100μm厚的生胚带;3)堆叠所述生胚带,经压合制得厚度达到预定厚度(t)的下盖和上盖;4)对预制的下盖印上内电极,且内电极留下留边宽度(h);5)堆叠所述生胚带,直到堆叠厚度达成预定的内电极间距(g),再印上交错的内电极;6)按照内电极的预定层数,重复堆叠内电极间距(g)以及印上交错的内电极的步骤,直到制成达到预定内电极层数的内电极叠层,且满足下列条件:a、所述下盖及所述上盖的厚度(t),小于所述内电极间距(g)的厚度并且大于或等于所述内电极间距(g)的厚度的0.1倍;及b、所述内电极的留边宽度(h),小于所述内电极间距(g)的厚度并且大于或等于所述内电极间距(g)的厚度的0.1倍;7)将预制的上盖堆叠到内电极叠层的上面,使下盖、内电极叠层及上盖三者成为一体,经压合后,制得多层片式压敏电阻生胚;8)将多层片式压敏电阻生胚放入烧结炉中烧结,烧结温度介于800~1000℃,制得多层片式压敏电阻熟胚;9)将制得的多层片式压敏电阻熟胚放入5~80%浓度的碱金属离子溶液中,浸泡至少2分钟后,经烘干,在温度介于650~900℃下,进行高温扩渗碱金属离子步骤;10)对步骤9)制得的多层片式压敏电阻熟胚的两端,沾上外电极,以600‑950℃烧结后,制得所述多层片式压敏电阻。
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