[发明专利]两个晶体管的带隙基准电路、集成电路及其形成方法有效
| 申请号： | 201611215835.4 | 申请日： | 2016-12-26 |
| 公开（公告）号： | CN107015596B | 公开（公告）日： | 2020-09-11 |
| 发明（设计）人： | 林雅芬;林大文;黄毓慧;保罗·罗素;杨胜杰 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | G05F3/30 | 分类号： | G05F3/30;G05F3/16;H01L27/092;H01L21/8238 |
| 代理公司： | 北京德恒律治知识产权代理有限公司 11409 | 代理人： | 章社杲;李伟 |
| 地址： | 中国台*** | 国省代码： | 台湾;71 |
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| 摘要： | 一些实施例涉及两个晶体管的带隙基准电路。第一晶体管包括第一源极、第一漏极、分离所述第一源极和所述第一漏极的第一体区、以及第一栅极。所述第一漏极和所述第一栅极耦合至DC电源端。第二晶体管包括第二源极、第二漏极、分离所述第二源极和所述第二漏极的第二体区、以及第二栅极。第二栅极耦合至所述DC电源端，并且第二漏极耦合至第一源极。体偏置电路配置为将体偏压施加至所述第一体区和所述第二体区中的至少一个。其他实施例涉及FinFET器件。本发明还提供了集成电路及其形成方法。 | ||
| 搜索关键词： | 两个 晶体管 基准 电路 集成电路 及其 形成 方法 | ||
【主权项】：
一种两个晶体管的带隙基准(BGR)电路，包括：DC电源端；第一晶体管，包括第一源极、第一漏极、分离所述第一源极和所述第一漏极的第一体区、以及第一栅极；所述第一漏极和所述第一栅极耦合至所述DC电源端；第二晶体管，包括第二源极、第二漏极、分离所述第二源极和所述第二漏极的第二体区、以及第二栅极；所述第二栅极耦合至所述DC电源端，并且所述第二漏极耦合至所述第一源极且对应于提供带隙基准电压的输出端；以及体偏置电路，配置为将体偏压施加至所述第一体区和所述第二体区中的至少一个。
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