[发明专利]一种高速低失调动态比较器

摘要

一种高速低失调动态比较器，包括动态差分比较电路、比较器校准电路、时钟控制电路、第一开关、第二开关、第三开关、第四开关及第五开关，其中，所述时钟控制电路具有时钟输入端、第一时钟输出端及第二时钟输出端；所述动态差分比较电路具有时钟输入端、同相输入端、反相输入端、同相补偿控制输入端、反相补偿控制输入端、同相输出端及反相输出端；所述比较器校准电路具有时钟输入端、复位使能输入端、同相补偿输出端、反相补偿输出端、同相输入端及反相输入端。本发明的高速低失调动态比较器能够减小比较器失调电压的影响，十分适用于高速接收器的失调校准。

主权项

1.一种高速低失调动态比较器，其特征在于，包括：动态差分比较电路、比较器校准电路、时钟控制电路、第一开关、第二开关、第三开关、第四开关及第五开关，其中，所述时钟控制电路具有时钟输入端、第一时钟输出端及第二时钟输出端；所述动态差分比较电路具有时钟输入端、同相输入端、反相输入端、同相补偿控制输入端、反相补偿控制输入端、同相输出端及反相输出端；所述比较器校准电路具有时钟输入端、复位使能输入端、同相补偿输出端、反相补偿输出端、同相输入端及反相输入端；所述时钟控制电路的所述时钟输入端接收外部输入的时钟信号；所述时钟控制电路的所述第一时钟输出端提供时钟控制信号给所述动态差分比较电路的所述时钟输入端；所述时钟控制电路的所述第二时钟输出端提供时钟控制信号给所述比较器校准电路的所述时钟输入端；所述动态差分比较电路的所述同相输入端分别通过所述第一开关、所述第三开关接收外部输入的同相输入信号及共模信号；所述动态差分比较电路的所述反相输入端分别通过所述第二开关、所述第四开关接收外部输入的反相输入信号及共模信号；所述动态差分比较电路的所述同相补偿控制输入端、所述反相补偿控制输入端分别接收所述比较器校准电路的所述同相补偿输出端及所述反相补偿输出端提供的同相补偿控制信号及反相补偿控制信号；所述动态差分比较电路的所述同相输出端、所述反相输出端分别输出同相输出信号及反相输出信号；所述比较器校准电路的所述复位使能输入端接收外部输入的复位使能信号；所述比较器校准电路的所述同相输入端、所述反相输入端分别接收所述动态差分比较电路的所述同相输出端及所述反相输出端输出的同相输出信号及反相输出信号；所述第五开关的两端分别连接所述动态差分比较电路的所述同相输入端及所述反相输入端；所述动态差分比较电路还包括：依次串联连接的第一反相器、第二反相器及第三反相器、第一晶体管、第二晶体管、第三晶体管、第九晶体管、第十五晶体管及第十六晶体管，及与所述第三晶体管相并联的第一多组晶体管组，及与所述第九晶体管相并联的第二多组晶体管组，其中，所述第一反相器的输入端作为所述动态差分比较电路的所述时钟输入端，并且输出端输出信号给所述第二反相器，所述第二反相器输出信号给所述第三反相器；所述第一晶体管、所述第三晶体管、所述第一多组晶体管组的源极，及所述第十五晶体管的漏极相连接；所述第二晶体管、所述第九晶体管、所述第二多组晶体管组的源极，及所述第十六晶体管的漏极相连接；所述第十五晶体管、所述第十六晶体管的栅极相连接，并受控于所述第三反相器的输出信号；所述第十五晶体管及所述第十六晶体管的源极接地；所述第三晶体管、所述第一多组晶体管组中每组晶体管组的栅极分别接收所述比较器校准电路输出的同相补偿控制信号；所述第九晶体管、所述第二多组晶体管组中每组晶体管组的栅极分别接收所述比较器校准电路输出的反相补偿控制信号；所述第一晶体管、所述第二晶体管的栅极分别作为所述动态差分比较电路的所述同相输入端及所述反相输入端；所述动态差分比较电路还包括：第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管及第二十三晶体管，其中，所述第十七晶体管的漏极及所述第十八晶体管、所述第十九晶体管的源极相连接；所述第十七晶体管、所述第二十晶体管及所述第二十三晶体管的栅极接收所述第二反相器的输出信号；所述第十七晶体管的源极接地；所述第二十晶体管、所述第二十一晶体管、所述第二十二晶体管及所述第二十三晶体管的源极分别连接电源；所述动态差分比较电路还包括：第二十四晶体管、第二十五晶体管、串联连接的第四反相器及第五反相器、及串联连接的第六反相器及第七反相器，其中，所述第四反相器、所述第五反相器的连接点与所述第二十五晶体管的漏极相连接；所述第六反相器、所述第七反相器的连接点与所述第二十四晶体管的漏极相连接；所述第五反相器、所述第七反相器的输出端分别作为所述动态差分比较电路的所述同相输出端及所述反相输出端；所述第二十四晶体管、所述第二十五晶体管的栅极分别接收所述第一反相器的输出信号；所述第二十四晶体管、所述第二十五晶体管的源极分别接地；所述第一晶体管、所述第三晶体管、所述第一多组晶体管组、所述第十八晶体管、所述第二十晶体管和所述第二十一晶体管的漏极、所述第十九晶体管和所述第二十二晶体管的栅极、所述第六反相器的输入端相连接；所述第二晶体管、所述第九晶体管、所述第二多组晶体管组、所述第十九晶体管、所述第二十二晶体管和所述第二十三晶体管的漏极、所述第十八晶体管和所述第二十一晶体管的栅极、所述第四反相器的输入端相连接。