[实用新型]一种基于忆阻的非易失性D触发器电路

摘要

本实用新型公开了一种基于忆阻器的非易失D触发器电路；包括忆阻器ME、定值电阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3以及将忆阻器与定值电阻串联构成的分压电路模块。主要是利用了忆阻的非易失和阻值随流经本身的电荷大小改变的特性，实现了触发器的锁存以及触发功能。本实用新型所构建D触发器不仅具有传统触发器的功能，而且具备响应速度快以及非易失性的特点，适合于要求响应速度快和电源不稳定的领域，同时本实用新型将为研制基于忆阻的非易失D触发器电路提供实验参考。

主权项

一种基于忆阻的非易失性D触发器，其特征在于，包括忆阻器ME、定值电阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3；所述第一MOS管的控制端作为时钟信号输入端CP，所述第一MOS管的一端接第一反相器N1的输入端以及第二反相器N2的输入端，所述第一MOS管的另一端作为触发器的信号输入端D；所述第一MOS管的控制端用于控制所述第一MOS管的一端与另一端的导通；所述第二MOS管的控制端作为时钟信号输入端CP，所述第二MOS管的一端接第一反相器N1的输出端，所述第二MOS管的另一端与所述第三MOS管的一端以及忆阻器ME的第一端相连；所述第二MOS管的控制端用于控制所述第二MOS管的一端与另一端的导通；所述第三MOS管的控制端作为时钟信号输入端CP，所述第三MOS管的另一端与读电压V_r相连；所述第三MOS管的控制端用于控制所述第三MOS管的一端与另一端的导通；所述第二反相器N2的输入端还连接忆阻器ME2的第二端以及定值电阻R的一端，所述第二反相器N2的作为触发器的反相输出端所述定值电阻R的另一端接地；所述第三反相器N3的输入端连接第二反相器N2的输出端，所述第三反相器N3的输出端作为触发器的正相输出端V_out。