[实用新型]一种检测最终时钟输出的延迟锁相环和占空比矫正电路有效
| 申请号： | 201620143400.2 | 申请日： | 2016-02-26 |
| 公开（公告）号： | CN205490485U | 公开（公告）日： | 2016-08-17 |
| 发明（设计）人： | 郭晓锋 | 申请（专利权）人： | 西安紫光国芯半导体有限公司 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03L7/085 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 陆万寿 |
| 地址： | 710075 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 一种检测最终时钟输出的延迟锁相环和占空比矫正电路，包括DLL电路、DCC电路、时钟传输电路和占空比检测电路；DLL电路的输入端连接输入时钟，输出端连接DCC电路的时钟输入端；DCC电路的时钟输出端连接时钟传输电路的输入端，占空比检测电路的输入端连接时钟传输电路的输出端，占空比检测电路的输出端连接DCC电路的控制端。本实用新型中，由于DCC电路受占空比检测电路的控制，而占空比检测电路检测的是系统最终的输出时钟，所以可以保证系统最终输出时钟的占空比为50％。 | ||
| 搜索关键词： | 一种 检测 最终 时钟 输出 延迟 锁相环 矫正 电路 | ||
【主权项】：
一种检测最终时钟输出的延迟锁相环和占空比矫正电路，其特征在于，包括DLL电路、DCC电路、时钟传输电路和占空比检测电路；DLL电路的输入端连接输入时钟，输出端连接DCC电路的时钟输入端；DCC电路的时钟输出端连接时钟传输电路的输入端，占空比检测电路的输入端连接时钟传输电路的输出端，占空比检测电路的输出端连接DCC电路的控制端。
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