[实用新型]读取电路及非易失性存储器器件

摘要

一种用于读取非易失性存储器器件的存储器单元的电路，设置有存储器阵列，其中单元以字线和位线被布置，在其之中的是与存储器单元关联的第一位线以及第二位线，具有与第一位线关联的第一电路分支和与第二位线关联的第二电路分支，每个具有第一分压电容器耦接到其的局部节点，以及第二分压电容器耦接到其的全局节点；解码器级，用于将局部节点耦接至第一或第二位线并且耦接全局节点至局部节点；以及差分比较器级，其具有能够耦接到第一电路分支或第二电路分支的全局节点的输入，并且供应指示所存储的数据的输出信号；耦接级，用于耦接第一和第二电路分支的全局节点；以及控制单元，用于控制解码器级、耦接级、和差分比较器级以用于生成输出信号。

主权项

一种读取电路(20)，所述读取电路(20)用于读取设置有存储器阵列(2)的非易失性存储器器件(1)的存储器单元(3)，其特征在于，所述存储器阵列(2)具有以字线(WL)和位线(BL)布置的存储器单元(3)，其中第一位线(BL)与待被读取的所述存储器单元(3)关联并且第二位线(BL')与所述第一位线(BL)不同，所述读取电路(20)包括：与所述第一位线(BL)关联的第一电路分支(22)以及与所述第二位线(BL')关联的第二电路分支(22')，所述第一电路分支(22)和所述第二电路分支(22')中的每一个电路分支具有耦接到第一分压电容器(30、30')的第一局部节点(N1、N1')以及耦接到第二分压电容器(32、32')的全局节点(Ng、Ng')；解码器级(23、25)，被配置为将所述局部节点(N1、N1')耦接到所述位线(BL、BL')并且将所述全局节点(Ng、Ng')选择性地耦接到所述局部节点(N1、N1')；差分比较器级(36)，具有能够选择性地耦接到所述第一电路分支(22)以及第二电路分支(22')的所述全局节点(Ng、Ng')的第一输入(36a)和第二输入(36b)，以及供应输出信号(Sout)的输出(36c)，所述输出的值指示存储在所述存储器单元(3)中的数据；耦接级(40、41)，能够操作用于耦接所述第一电路分支(22)和所述第二电路分支(22')的所述全局节点(Ng、Ng')；以及控制单元(21)，在读取操作期间控制所述解码器级(23、25)、所述耦接级(40、41)以及所述差分比较器级(36)以用于生成所述输出信号(Sout)。