[发明专利]非易失性存储装置的快速读取

摘要

提供感测技术和相关联的电路用于与存储器设备一起使用。这些技术适用于涉及偶数位线或奇数位线的感测操作。在一种方法中，感测电路包括具有单独的高速缓存访问线但被连接到公共输出总线的左侧部分和右侧部分。通过使用来自左侧部分的半字和来自右侧部分的半字，可以一次输出全数据字。或者，感测电路可以被配置以便从左侧部分或右侧部分一次输出全数据字。一个实现方式为左侧部分和右侧部分中的每一个提供N位总线和N个输入路径。另一实现方式为左侧部分和右侧部分中的每一个提供N位总线和N/2个输入路径。

主权项

一种电路，包括：多个感测放大器(SA0、SA2、SA4、SA6、SA8、SA10)和多个高速缓存(C0、C2、C4、C6、C8、C10)，每感测放大器一个高速缓存器，其中经由各个位线将每个感测放大器连接到字线(WLL0‑WLL31)中的各个存储器单元(MC1、MC2)，所述各个位线包括每隔一个的位线的第一集合(BL0‑1)和每隔一个的位线的第二集合(BL0‑2)，并且所述多个感测放大器和所述多个高速缓存被布置在包括第一层(1410)和第二层(1411)的多个层(C0和C8、C2和C10、C4和C12以及C6和C14)中，其中：所述第一层包括N个感测放大器以及N个高速缓存，所述N个感测放大器包括与所述每隔一个的位线的第一集合相关联的N/2个感测放大器(CT0中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)、SA(14)))以及与所述每隔一个的位线的第二集合相关联的N/2个感测放大器(CT0中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)、SA(15))，并且所述N个高速缓存包括N/2个高速缓存的第一集合(1410a或1410b)以及N/2个高速缓存的第二集合(1410b或1410a)；所述第二层包括N个感测放大器以及N个高速缓存，所述N个感测放大器包括与所述每隔一个的位线的第一集合相关联的N/2个感测放大器(CT8中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)、SA(14)))以及与所述每隔一个的位线的第二集合相关联的N/2个感测放大器(CT8中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)、SA(15))，并且所述N个高速缓存包括N/2个高速缓存的第一集合(1411a)以及N/2个高速缓存的第二集合(1411b)；以及大小为N位的数据总线，所述数据总线包括输入路径(1341‑1376)，所述输入路径在第一模式中被连接到所述第一层的N/2个高速缓存的第一集合并被连接到所述第二层的N/2个高速缓存的第一集合，以及在第二模式中被连接到所述第一层的N/2个高速缓存的第二集合并被连接到所述第二层的N/2个高速缓存的第二集合。