[发明专利]数据处理装置有效
申请号: | 201680019602.9 | 申请日: | 2016-04-06 |
公开(公告)号: | CN107408076B | 公开(公告)日: | 2020-12-11 |
发明(设计)人: | 中岛康彦;高前田伸也 | 申请(专利权)人: | 国立大学法人奈良先端科学技术大学院大学 |
主分类号: | G06F9/38 | 分类号: | G06F9/38;G06F12/0895;G06F9/30;G06F12/0864;G06F12/0811;G06F12/0842;G06F15/80 |
代理公司: | 深圳市智胜联合知识产权代理有限公司 44368 | 代理人: | 李永华;齐文剑 |
地址: | 日本奈良县*** | 国省代码: | 暂无信息 |
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摘要: | 本发明的数据处理装置具有二维结构,该二维结构通过将包括具有多个接口的内存模块(606)、内存模块(606)的各接口的地址生成器(604)以及运算器(603)的基本单元(600)在水平方向上配列成多个way,并将水平方向上排列有多个way的阶段在垂直方向上排列成多个而形成。 | ||
搜索关键词: | 数据处理 装置 | ||
【主权项】:
一种数据处理装置,其具有一二维结构,该二维结构通过把水平方向上排列有多个way的阶段在垂直方向上排列成多个而形成,每一个way包括多个基本单元,各基本单元包括具有多个接口(port)的内存模块、所述内存模块的各接口的地址生成器以及运算器,各所述基本单元进一步包括数据总线、演算总线和开关群、以及内存总线和开关群,所述数据总线从属于同一阶段的所述内存模块中同时读取多个way×多个文字,所述演算总线和开关群将所述多个文字同时提供给同一阶段的所述运算器,所述内存总线和开关群将所述运算器的输出写入属于同一阶段的所述内存模块;属于同一way的所述内存模块所使用的写入总线和读取总线通过相同的总线连接到外部存储器,同时进行从外部存储器向所述内存模块的写入和从所述内存模块向所述运算器的读取,并且,同时进行从所述运算器到所述内存模块的写入和从所述内存模块向所述外部存储器的读取;通过所述地址生成器读取所述内存模块时,同时读取多个文字,同时将值写入所述基本单元的末端寄存器。
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