[发明专利]配线电路基板的制造方法有效
| 申请号： | 201680040657.8 | 申请日： | 2016-06-01 |
| 公开（公告）号： | CN107852823B | 公开（公告）日： | 2020-07-21 |
| 发明（设计）人： | 奥村圭佑;丰田英志;増田将太郎 | 申请（专利权）人： | 日东电工株式会社 |
| 主分类号： | H05K3/20 | 分类号： | H05K3/20;H05K3/22 |
| 代理公司： | 北京林达刘知识产权代理事务所(普通合伙) 11277 | 代理人： | 刘新宇;张会华 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 配线电路基板的制造方法具有：在剥离层的厚度方向的一侧面形成晶种层的工序(1)、在晶种层的厚度方向的一侧面形成导体图案的工序(2)、利用绝缘层覆盖晶种层以及导体图案的工序(3)、将剥离层自晶种层剥离的工序(4)、以及去除晶种层的工序(5)。绝缘层的以日本工业标准JIS P8115(2001年)为基准测定的耐折次数为10次以上。 | ||
| 搜索关键词： | 配线电 路基 制造 方法 | ||
【主权项】：
一种配线电路基板的制造方法，其特征在于，该配线电路基板的制造方法具有：在剥离层的厚度方向的一侧面形成晶种层的工序(1)、在所述晶种层的厚度方向的一侧面形成导体图案的工序(2)、利用绝缘层覆盖所述晶种层以及所述导体图案的工序(3)、自所述晶种层剥离所述剥离层的工序(4)、以及去除所述晶种层的工序(5)，所述绝缘层的以日本工业标准JIS P8115为基准测定的耐折次数为10次以上，其中，日本工业标准JIS P8115为2001年的标准。
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