[发明专利]高速可编程时钟分频器

摘要

用于以可编程分频比(N)对输入时钟信号(CLKin)进行分频的系统和方法可以产生输出时钟信号(CLKdiv)，其中从输入时钟信号到输出时钟信号的延迟独立于分频比(N)的值，并且输出时钟信号的占空比为50％，这个50％的占空比独立于分频比的值。示例可编程时钟分频器(45)包括产生对分频比的模进行计数的计数信号(Count)的模N计数器(220)、以及产生公共半速率时钟信号(HRCLKcom)、偶数半速率时钟信号(HRCLKeven)和奇数半速率时钟信号(HRCLKodd)的半速率时钟信号发生器(230)，这些半速率时钟信号以输出时钟信号的速率的一半(CLKdiv的1/2)进行反转。公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号被组合以产生输出时钟信号。

主权项

1.一种可编程时钟分频器，用于接收输入频率处的输入时钟信号并且产生输出频率处的输出时钟信号，所述输入频率与所述输出频率之比由可编程分频比来设置，所述可编程时钟分频器包括：模N计数器，被配置为产生对所述可编程分频比的模进行计数的计数信号；半速率时钟信号发生器，被配置为产生公共半速率时钟信号、偶数半速率时钟信号和奇数半速率时钟信号，每个半速率时钟信号以所述输出时钟信号的速率的一半进行反转；第一异或门，具有耦合到所述公共半速率时钟信号和所述偶数半速率时钟信号的输入以及驱动偶数时钟信号的输出；第二异或门，具有耦合到所述公共半速率时钟信号和所述奇数半速率时钟信号的输入以及驱动奇数时钟信号的输出；以及选择器，被配置为通过在所述可编程分频比是偶数时选择所述偶数时钟信号并且在所述可编程分频比是奇数时选择所述奇数时钟信号来产生所述输出时钟信号。