[发明专利]多核调度的高速并行低密度奇偶校验译码器及其译码方法

摘要

本发明涉及多核调度的高速并行低密度奇偶校验译码器及其译码方法，属于无线通信技术领域。该译码器包括依次相连的数据缓存模块、多核调度模块，以及由多个译码核组成的LDPC并行译码核；该方法为待译码字流由多核调度模块根据后端并行译码核的工作状况，将单个码字长度的待译码字分配给完成译码的处于空闲状态的译码核，由多核调度模块检验该译码核是否已经译码完成，若符合译码结果校验，则输出译码结果至多核调度模块，译码结束后多核调度模块根据码字分配顺序，并按照相同顺序将各译码核的译码结果统一输出至数据缓存模块，数据缓存模块将译码数据输出。本发明通过增加新型多核调度模块，有效提升译码器的运算效率和译码速率。

主权项

一种多核调度的高速并行低密度奇偶校验译码器，该译码器采用一块FPGA芯片实现，包括依次相连的数据缓存模块、多核调度模块，以及由多个译码核组成的LDPC并行译码核；其特征在于：所述数据缓存模块由FPGA内部的FIFO构成，该FIFO具有更深的存储深度，以保证下一个码字到来时，能有足够缓存空间；所述多核调度模块用于控制整个高速LDPC译码器的调度，当上级数据缓存模块存入多于一个码字的数据量，即向后级并行译码核发出译码起始信号，将缓存数据调配至各译码核译码，同时接收后级并行译码核反馈的译码结束信号，检验各译码核是否处于空闲状态，将前级数据缓存模块中下一个待译码字送入空闲状态的译码核进行译码；所述的LDPC并行译码核中的每个译码核由依次相连的软信息存储模块、变量节点阵列模块、控制模块，及分别与控制模块相连的校验节点阵列模块、变量节点存储模块、校验节点存储模块，与变量节点阵列模块相连的译码结果存储模块；所述变量节点阵列模块还与校验节点存储模块、变量节点存储模块相连。