[发明专利]带隙基准电路

摘要

本发明公开了一种带隙基准电路，包括第一PMOS晶体管(Pmirr)，第一NMOS晶体管(NMO)，第一运算放大器(YF1)，第一PNP晶体管(Q0)，第二PNP晶体管(Q1)，第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R0)。本发明能为输出的基准电压VBG提供一定电流驱动能力。

主权项

一种带隙基准电路，其特征在于，包括：第一PMOS晶体管(Pmirr)，第一NMOS晶体管(NMO)，第一运算放大器(YF1)，第一PNP晶体管(Q0)，第二PNP晶体管(Q1)，第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R0)；第一PMOS晶体管(Pmirr)的源极与电源电压端VDD相连接，其栅极与电流偏置电路的输出端PB相连接，其漏极与第三电阻(R3)的一端、第一NMOS晶体管(NMO)的漏极以及第四电阻(R4)的一端相连接，该连接的节点作为带隙基准电路的基准电压VBG输出端；所述第三电阻(R3)的另一端与第一电阻(R1)的一端和第二电阻(R2)的一端相连接；所述第一电阻(R1)的另一端与第一PNP晶体管(Q0)的发射极和运算放大器(YF1)的反向输入端相连接；第一PNP晶体管(Q0)的基极和集电极接地；所述第一运算放大器(YF1)的正向输入端与第二电阻(R2)的另一端和第六电阻(R0)的一端相连接，第六电阻(R0)的另一端与第二PNP晶体管(Q1)的发射极相连接；第二PNP晶体管(Q1)的基极和集电极接地；所述第一运算放大器(YF1)的输出端与第一NMOS晶体管(NMO)的栅极相连接，第一NMOS晶体管(NMO)的源极接地；所述第四电阻(R4)的另一端与第五电阻(R5)的一端相连接，第五电阻(R5)的另一端接地。