[发明专利]D触发器在审
| 申请号： | 201710117126.0 | 申请日： | 2017-03-01 |
| 公开（公告）号： | CN108540110A | 公开（公告）日： | 2018-09-14 |
| 发明（设计）人： | 薛盘斗 | 申请（专利权）人： | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
| 主分类号： | H03K3/3562 | 分类号： | H03K3/3562 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 张凤伟;吴敏 |
| 地址： | 201203 *** | 国省代码： | 上海;31 |
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| 摘要： | 一种D触发器，包括：与主锁存器耦接的从锁存器；所述从锁存器包括：与所述D触发器第一输出端耦接的第一开关，适于在时钟信号处于第一逻辑值期间导通，将所述主锁存器的输出数据输出至所述D触发器的第一输出端；与所述D触发器第二输出端耦接的第二开关，适于在所述时钟信号处于第一逻辑值期间导通，将与所述主锁存器的输出数据逻辑相反的数据输出至所述D触发器的第二输出端；分别与所述D触发器第一输出端及第二输出端耦接的锁存电路，适于在所述时钟信号为第二逻辑值期间，对所述D触发器第一输出端及第二输出端的输出数据进行锁存，所述第一逻辑值与所述第二逻辑值逻辑相反。应用上述方案可以提高D触发器的工作速度。 | ||
| 搜索关键词： | 输出端 耦接 时钟信号 输出数据 主锁存器 从锁存器 导通 输出 第一开关 数据输出 锁存电路 锁存 应用 | ||
【主权项】：
1.一种D触发器，其特征在于，包括：与数据输入端耦接的主锁存器，以及与所述主锁存器耦接的从锁存器；所述从锁存器包括：与所述D触发器第一输出端耦接的第一开关，适于在时钟信号处于第一逻辑值期间导通，将所述主锁存器的输出数据输出至所述D触发器的第一输出端；与所述D触发器第二输出端耦接的第二开关，适于在所述时钟信号处于第一逻辑值期间导通，将与所述主锁存器的输出数据逻辑相反的数据输出至所述D触发器的第二输出端；分别与所述D触发器第一输出端及第二输出端耦接的锁存电路，适于在所述时钟信号为第二逻辑值期间，对所述D触发器第一输出端及第二输出端的输出数据进行锁存，所述第一逻辑值与所述第二逻辑值逻辑相反。
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