[发明专利]基于IP核资源复用的多核SOC测试封装结构及测试方法

摘要

本发明提供了一种基于IP核资源复用的多核SOC测试封装结构及测试方法，其解决了多供电电压下重复测试负担大、测试时间长和测试费用高的技术问题。包括至少一个IP核，相同电压域内、分享相同测试资源的IP核划分至同一个IP核组，并以IP核组为单位通过测试总线连接在测试存储机制上，每个IP核都采用IPCRM测试封装结构；还设有封装扫描链的反馈通路、多路选择器、2路选择器、基本响应通路、测试存储通路和互连测试通路，且基本响应通路、测试存储通路和互连测试通路都设有旁路寄存器组。本发明广泛应用于多核系统芯片SOC测试技术领域。

主权项

一种基于IP核资源复用的多核SOC测试封装结构，包括至少一个IP核，相同电压域内、分享相同测试资源的所述IP核划分至同一个IP核组，并以所述IP核组为单位通过测试总线连接在测试存储机制上，每个所述IP核都采用IPCRM测试封装结构；其特征是，还设有封装扫描链的反馈通路、多路选择器、2路选择器、基本响应通路、测试存储通路和互连测试通路，且所述基本响应通路、测试存储通路和互连测试通路都设有旁路寄存器组；所述反馈通路协作测试源核为待测试核的多个供电电压的测试重复提供测试激励，而提供反馈通路；所述多路选择器用于实现IP核不同角色的切换；所述基本响应通路用于实现不同供电电压下测试响应的压缩；所述测试存储通路用于实现外部测试设备测试激励的施加以及被测IP核测试响应的捕获；所述互连测试通路用于实现测试源核与待测试核、待测试核与测试宿核的测试激励及测试响应的内部施加及捕获；所述旁路寄存器组用于旁路所在通路中的无关核；所述IP核组通过所述测试存储通路输入输出端口与所述测试存储机制进行连接，所述IP核通过“0”游程压缩电路、所述基本响应通路、测试存储通路和互连测试通路实现IP核组内的通路互连。