[发明专利]基于深度学习的目标检测算法的硬件架构及其执行方法有效
| 申请号： | 201710286763.0 | 申请日： | 2017-04-27 |
| 公开（公告）号： | CN108804973B | 公开（公告）日： | 2021-11-09 |
| 发明（设计）人： | 牛昕宇 | 申请（专利权）人： | 深圳鲲云信息科技有限公司 |
| 主分类号： | G06K9/00 | 分类号： | G06K9/00;G06N20/00 |
| 代理公司： | 上海光华专利事务所(普通合伙) 31219 | 代理人： | 徐秋平 |
| 地址： | 518000 广东省深圳市福田区福*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明提供一种基于深度学习的目标检测算法的硬件架构及其执行方法，包括设置在FPGA上的输入缓存器、行缓存器、寄存器矩阵、卷积计算核、输出缓存器和全连接计算核；输入缓存器用于缓存基于深度学习的目标检测算法的输入层的数据；行缓存器包括k个存储单元，用于缓存k行输入缓存器的输出数据；所述寄存器矩阵包括k*k个寄存器；卷积计算核用于根据每个时钟周期所述寄存器矩阵输出的k*k个寄存器数据进行卷积计算；输出缓存器用于存储所述卷积计算核的输出结果；全连接计算核用于计算得到目标检测的最终结果。本发明的基于深度学习的目标检测算法的硬件架构及其执行方法能够在FPGA硬件架构下，实现基于深度学习的目标检测算法的实时计算。 | ||
| 搜索关键词： | 基于 深度 学习 目标 检测 算法 硬件 架构 及其 执行 方法 | ||
【主权项】：
1.一种基于深度学习的目标检测算法的硬件架构，其特征在于：包括设置在FPGA上的输入缓存器、行缓存器、寄存器矩阵、卷积计算核、输出缓存器和全连接计算核；所述输入缓存器用于缓存基于深度学习的目标检测算法的输入层的数据；所述行缓存器包括k个存储单元，用于缓存k行输入缓存器的输出数据，其中，k为卷积计算核的大小；所述寄存器矩阵包括k*k个寄存器，第一列k个寄存器分别与所述行缓存器的k个存储单元的输出端相连，相邻列寄存器相互连接；所述卷积计算核用于根据每个时钟周期所述寄存器矩阵输出的k*k个寄存器数据进行卷积计算；所述输出缓存器用于存储所述卷积计算核的输出结果；所述全连接计算核用于将所述输出缓存器中卷积计算核计算得到的特征向量图与所述输入缓存器输入的系数矩阵相乘，以得到目标检测的最终结果。
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