[发明专利]一种具有自适应高阶补偿的高精度带隙基准源有效

专利信息
申请号: 201710315819.0 申请日: 2017-05-08
公开(公告)号: CN107121997B 公开(公告)日: 2018-08-10
发明(设计)人: 周泽坤;曹建文;张家豪;汪尧;石跃;张波 申请(专利权)人: 电子科技大学
主分类号: G05F1/567 分类号: G05F1/567
代理公司: 成都点睛专利代理事务所(普通合伙) 51232 代理人: 孙一峰
地址: 611731 四川省*** 国省代码: 四川;51
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摘要: 发明属于电源管理技术领域,具体的说是涉及一种具有自适应高阶补偿的高精度带隙基准源。本发明的电路包括启动与高精度偏置电路、自适应高阶补偿电路和带隙基准核心电路,本发明通过电流比较方式在低温时引入负温特性补偿电压,高温时引入正温特性补偿电压;同时,该种自适应补偿电路同时也采用了指数补偿方式,使得该种基准电路具有更高的温度特性以及更宽的温度范围,从而满足所需求高精度温度范围较宽的基准源。
搜索关键词: 一种 具有 自适应 补偿 高精度 基准
【主权项】:
1.一种具有自适应高阶补偿的高精度带隙基准源,包括启动与高精度偏置电路、自适应高阶补偿电路和带隙基准核心电路;其特征在于,所述启动与高精度偏置电路包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NPN三极管Q3、第四NPN三极管Q4、第五NPN三极管Q5、第六NPN三极管Q6、第八电阻R8、第九电阻R9和第一电容C1;第一PMOS管MP1的源极接电源VCC,其栅极接第一偏置电压V1,其漏极通过第八电阻R8后接地;第一电容C1和第八电阻R8并联;第二PMOS管MP2的源极接电源VCC,其栅极接第一PMOS管MP1的漏极;第三PMOS管MP3的源极接电源VCC,其栅极接第一偏置电压V1;第二PMOS管MP2的漏极与第三PMOS管MP3的漏极连接,第五NPN三极管Q5的集电极和基极接第二PMOS管MP2漏极与第三PMOS管MP3漏极的连接点;第三NPN三极管Q3的集电极和基极接第五NPN三极管Q5的发射极,第三NPN三极管Q3的发射极接地;第四PMOS管MP4的源极接电源VCC,其栅极接第一偏置电压V1,其漏极与栅极互连;第六NPN三极管Q6的集电极接第四PMOS管MP4的漏极,第六NPN三极管Q6的基极与第五NPN三极管Q5的基极连接;第四NPN三极管Q4的集电极接第六NPN三极管Q6的发射极,第四NPN三极管Q4的发射极通过第九电阻R9后接地,第四NPN三极管Q4的基极接第五NPN三极管Q5的发射极;第五PMOS管MP5的源极接电源VCC,其栅极接第一偏置电压V1;第一NMOS管MN1的漏极接第五PMOS管MP5的漏极,第一NMOS管MN1的栅极与漏极互连,其源极接地;第六PMOS管MP6的源极接电源VCC,其栅极和漏极接第二偏置电压V2,第二NMOS管MN2的漏极接第六PMOS管MP6的漏极,第二NMOS管MN2的源极接地;所述自适应高阶补偿电路包括第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NPN三极管Q7、第八NPN三极管Q8、第九NPN三极管Q9、第十NPN三极管Q10、第一PNP三极管QPNP1、第十电阻R10、第十一电阻R11和第十二电阻R12;第七PMOS管MP7的源极接电源VCC,其栅极和漏极互连,第七NPN三极管Q7的基极接第二PMOS管MP2漏极、第三PMOS管MP3漏极与第五NPN三极管Q5基极的连接点,第七NPN三极管Q7的集电极接第七PMOS管MP7的漏极,第七NPN三极管Q7的发射极通过第十电阻R10后接地;第八PMOS管MP8的源极接电源,其栅极接第七PMOS管MP7的漏极;第九PMOS管MP9的源极接第八PMOS管MP8的漏极,第九PMOS管MP9的栅极接第二偏置电压V2;第三NMOS管MN3的漏极接第九PMOS管MP9的漏极,第三NMOS管MN3的栅极和漏极互连,第三NMOS管MN3的源极接地;第十PMOS管MP10的源极接电源,其栅极接第一偏置电压V1;第十一PMOS管MP11的源极接第十PMOS管MP10的漏极,第十一PMOS管MP11的栅极接第二偏置电压V2;第四NMOS管MN4的漏极接第十一PMOS管MP11的漏极,第四NMOS管MN4的源极接地,第四NMOS管MN4的栅极接第九PMOS管MP9的漏极;第十二PMOS管MP12的源极接电源,其栅极与漏极互连;第八NPN三极管Q8的集电极接第十二PMOS管MP12的漏极,第八NPN三极管Q8的基极接第十六PMOS管MP16的漏极;第九NPN三极管Q9的集电极接第十二PMOS管MP12的漏极,第九NPN三极管Q9的基极接第十六PMOS管MP16的漏极;第五NMOS管MN5的漏极接第八NPN三极管Q8的发射极,第五NMOS管MN5的栅极和漏极互连,其源极接地;第八NPN三极管Q8发射极与第五NMOS管MN5漏极的连接点接第十一PMOS管MP11漏极与第四NMOS管MN4漏极的连接点;第六NMOS管MN6的漏极接第九NPN三极管Q9的发射极,第六NMOS管MN6的栅极接第五NMOS管MN5的栅极,第六NMOS管MN6的源极接地;第十三PMOS管MP13的源极接电源VCC,其栅极接第十二PMOS管MP12的漏极;第十四PMOS管MP14的源极接第十三PMOS管MP13的漏极,第十四PMOS管MP14的漏极为自适应高阶补偿电路的输出端,第十四PMOS管MP14的栅极接第二偏置电压V2;第十五PMOS管MP15的源极接电源VCC,其栅极接第一偏置电压V1;第十六PMOS管MP16的源极接第十五PMOS管MP15的漏极,第十六PMOS管MP16的栅极接第二偏置电压V2;第十NPN三极管Q10的集电极和基极互连,其基极通过第十一电阻R11后接第十六PMOS管MP16的漏极;第十一电阻R11与第十六PMOS管MP16漏极的连接点接第八NPN三极管Q8基极与第九NPN三极管Q9基极的连接点;第十七PMOS管MP17的源极接电源VCC,其栅极接第一偏置电压V1;第十八PMOS管MP18的源极接第十七PMOS管MP17的漏极,第十八PMOS管MP18的栅极接第二偏置电压V2;第一PNP三极管QPNP1的基极接第十八PMOS管MP18的漏极,第一PNP三极管QPNP1的集电极接地;第十八PMOS管MP18漏极与第一PNP三极管QPNP1基极的连接点通过第十二电阻R12后接第十一电阻R11与第十六PMOS管MP16漏极的连接点;所述的带隙基准核心电路包括第十九PMOS管MP19、第二十PMOS管MP20、第一电阻R1、第二电阻R2、第三电阻R3、第六电阻R6、第七电阻R7、第一NPN三极管Q1、第二NPN三极管Q2和运算放大器;第二十PMOS管MP20的源极接电源,其栅极接第一偏置电压V1;第十九PMOS管MP19的源极接第二十PMOS管MP20的漏极,第十九PMOS管MP19的栅极接第二偏置电压V2,第十九PMOS管MP19的漏极接第一PNP三极管QPNP1的发射极;第一NPN三极管Q1的集电极通过第六电阻R6后接第十九PMOS管MP19的漏极,第一NPN三极管Q1的基极通过第四电阻R4后接运算放大器的输出端,第一NPN三极管Q1的发射极依次通过第二电阻R1、第二电阻R2和第三电阻R3后接地;第二NPN三极管Q2的集电极通过第七电阻R7后接第十九PMOS管MP19的漏极,第二NPN三极管Q2的基极通过第四电阻R4后接运算放大器的输出端,第二NPN三极管Q2的发射极依次通过第二电阻R2和第三电阻R3后接地;第二电阻R2和第二电阻R3的连接点接第十四PMOS管MP14的漏极;运算放大器的同相输入端接第七电阻R7和第二NPN三极管Q2集电极的连接点,运算放大器的反相输入端接第六电阻R6和第一NPN三极管Q1集电极的连接点,运算放大器的输出端依次通过第四电阻R4和第五电阻R5后接地;运算放大器的输出端为带隙基准源的输出端。
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