[发明专利]一种优化PCIE连接器区域信号质量的设计方法有效
| 申请号： | 201710399554.7 | 申请日： | 2017-05-31 |
| 公开（公告）号： | CN107072056B | 公开（公告）日： | 2019-09-27 |
| 发明（设计）人： | 孙龙;张长林 | 申请（专利权）人： | 郑州云海信息技术有限公司 |
| 主分类号： | H05K3/00 | 分类号： | H05K3/00 |
| 代理公司： | 济南诚智商标专利事务所有限公司 37105 | 代理人： | 王汝银 |
| 地址： | 450018 河南省郑州市*** | 国省代码： | 河南;41 |
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| 摘要： | 本发明公开了一种优化PCIE连接器区域信号质量的设计方法，包括以下步骤：S1、根据走线层数要求和板厚要求设计叠层；S2、根据叠层及设计阻抗计算具体信号走线的线宽线距；S3、提取参考层补偿前pin和差分线模型；S4、根据走线情况进行参考层补偿；S5、提取参考层补偿后pin和差分线模型；S6、使用HSPICE进行仿真，比对参考层补偿前后阻抗差异，选择最优的补偿大小作为最后设计。有效改善信号因阻抗不连续带来的反射问题，提升信号质量；本发明可广泛应用于高速线连接器位置走线，是一种兼顾性较好的板上走线设计方法。 | ||
| 搜索关键词： | 一种 优化 pcie 连接器 区域 信号 质量 设计 方法 | ||
【主权项】：
1.一种优化PCIE连接器区域信号质量的设计方法，其特征在于，包括以下步骤：S1、根据走线层数要求和板厚要求设计叠层；S2、根据叠层及设计阻抗计算具体信号走线的线宽线距；S3、提取参考层补偿前pin和差分线模型；S4、根据走线情况进行参考层补偿，在高速线穿pin处走线走在两个pin中间位置，因挖洞造成参考层缺失的位置进行参考层补偿；S5、提取参考层补偿后pin和差分线模型；S6、使用HSPICE进行仿真，比对参考层补偿前后阻抗差异，选择最优的补偿大小作为最后设计。
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