[发明专利]一种可由SPI配置数字域时钟相位的DDS系统

摘要

本发明涉及一种可由SPI配置数字域时钟相位的DDS系统，在常规DDS系统的数字域中增加一个SPI灵活配置的时钟延迟模块，通过控制数字域时钟延迟来控制DDS系统数字域输出数据的延迟时间，从而可以调节数字域输出信号与模拟域MUX控制选通信号的相位关系，避免出现数字域输出数据二合一时发生时序错乱。本发明引入的可由SPI灵活控制的时钟延迟模块通过SPI模块进行配置，输出32级不同相位关系的时钟，并且可以在任意时间和任意工作模式对时钟进行相位调节，极大的增强了DDS系统数字域数据输出相位的冗余度。

主权项

一种可由SPI配置数字域时钟相位的DDS系统，其特征在于：包括时钟管理单元、SPI灵活配置的时钟延迟模块、SPI配置模块、时钟分频器、时钟延迟单元、乘法器单元、相位累加器、加法器单元、相幅转换器I、相幅转换器II、寄存器I、寄存器II、MUX选择单元、数模转换器、数字域时钟树延迟结构和模拟域时钟树延迟结构；时钟管理单元，其一个输入端接DDS系统的输入参考时钟ref_clk，通过锁相环电路生成时钟信号sys_clk，模拟域时钟树延迟结构对时钟信号sys_clk延迟生成延迟信号sys_clk_dly；SPI配置模块，通过SPI配置生成SPI控制信号，该SPI控制信号作为SPI灵活配置的时钟延迟模块的输入信号；SPI灵活配置的时钟延迟模块，其一个输入端接时钟管理单元输出的时钟信号sys_clk，其另一个输入端接SPI配置模块输出的SPI控制信号；时钟分频器，用于完成对SPI灵活配置的时钟延迟模块的输出信号sys_clk_dly2的二分频；时钟延迟单元，用于对系统外部输入的数据频率控制字fcw延迟一个DDS时钟周期后输出；数字域时钟树延迟结构对时钟分频器的输出信号sys_clk_div_dly2延迟生成延迟信号sys_clk_div_dly3；乘法器单元，用于对系统外部输入的数据频率控制字fcw进行2倍相乘后输出；相位累加器，用于每隔一个DDS时钟周期对乘法器单元的输出进行累加；加法器单元，用于对时钟延迟单元的输出信号频率控制字fcw2与相位累加器的输出信号pow1进行相加；相幅转换器I，用于完成从相位累加器的输出信号pow1到幅度amp1的转化；相幅转换器II，用于完成从加法器单元的输出信号pow2到幅度amp2的转化；寄存器I，用于实现幅度amp1在数字域时钟树延迟信号sys_clk_div_dly3的同步；寄存器II，用于实现幅度amp2在数字域时钟树延迟信号sys_clk_div_dly3的同步；MUX选择单元，用于将两个寄存器输出合并为一条输出，作为系统的总输出amp；数模转换器，其输入为MUX选择单元的输出信号amp，将数字信号转换为模拟信号输出。