[发明专利]高速ADC芯片的自动测试平台及其软件架构设计方法

摘要

本发明公开一种高速ADC芯片的自动测试平台及其软件架构设计方法，设计方法包括：步骤1、FPGA底层逻辑驱动设计：FPGA底层逻辑部分，完成硬件基础的搭建，包括实现硬件模块的底层逻辑控制、基础计算和软核硬件配置；主要设计包括被测高速ADC的同步驱动算法设计、校准算法设计、板载高精度ADC/DAC和寄存器阵列的硬件驱动设计、硬件FFT运算；步骤2、测试参数获取：FPGA软核接收上位机命令控制测试流程，并发送命令给FPGA硬件程序，驱动外部电路，获取数据，应用处理算法，得出测试参数数值；测试参数主要分为静态参数和动态参数；步骤3、上位机程序设计。实现了同时测量芯片的高精度电平特性与高速率数据特性，并通过编程控制，可实现“一键获取”。

主权项

1.高速ADC芯片的自动测试平台的软件架构设计方法，其特征在于，所述高速ADC芯片的自动测试平台，包括ADC子板、测试母板、FPGA核心板、上位机和测试设备；/nADC子板包含放置被测ADC芯片的装置、连接ADC芯片的装置的ADC芯片基本工作电路和引出的芯片接口；基本工作电路保证被测ADC芯片正常工作；引出的芯片接口将被测ADC芯片需要测量的接口引出来和测试母板通过高速接口相连；/n测试母板连接ADC子板和FPGA核心板；/nFPGA核心板连接上位机，用于完成程序控制和数据处理的任务；/n上位机与FPGA核心板通信，用于控制测试流程；/n测试设备包括信号源和电源，提供整个自动测试平台所需要的信号和供电；/n测试母板上的测试电路分为输入电路和输出电路；输入电路：用于输入两种激励信号，一种是频率幅值可调的稳定正弦波，一种是高精度稳定电平的输入直流；输出电路：用于测量被测ADC芯片输出端口的静态电平特性和时序特征精度；/n测试母板输入电路包括外部输入信号电路、DAC电路和射频开关；测试母板的输出电路包括ADC电路、开关阵列和FMC接口模块；射频开关和开关阵列由继电器构成；/n外部输入信号电路接收外部信号源仪器设备输入的单端信号，转成差分信号；外部输入信号电路输出的信号和DAC芯片输出的信号，通过二选一射频开关切换作为被测ADC芯片的信号输入；/n连接上位机的外部信号源设备通过高频SMA接口连接射频开关；/nFMC接口模块连接DAC芯片、射频开关、ADC电路和开关阵列；/nDAC芯片输出覆盖被测ADC芯片满量程的高精度稳定电平，外部信号源设备输出的信号和DAC芯片输出信号通过二选一射频开关切换作为被测ADC芯片的信号输入；/nFPGA核心板的程序控制为：一是接收上位机命令，完成整个测试流程，二是控制测试母板上电路芯片完成相应功能；数据处理：FPGA核心板接收被测ADC芯片数据和测试母板电路芯片数据，运算算法对采集数据处理后将数据发给上位机；/n所述软件架构设计方法包括：/n步骤1、FPGA底层逻辑驱动设计；/n步骤2、测试参数获取；/n步骤3、上位机程序设计；/n其中，步骤1具体包括：/nFPGA底层逻辑部分，完成硬件基础的搭建，包括实现硬件模块的底层逻辑控制、基础计算和软核硬件配置；主要设计包括被测高速ADC的同步驱动算法设计、校准算法设计、板载高精度ADC/DAC和寄存器阵列的硬件驱动设计、硬件FFT运算；/n1)同步驱动算法/n被测ADC芯片，内部两路交织，共有34bits LVDS接口的数字信号输出，采用SPI接口配置芯片；驱动设计分为SPI配置模块和同步模块，SPI配置模块配置芯片工作在不同模式，复位芯片内部电路；同步模块完成ADC输出数据比特同步，避免数据错位；/n被测ADC芯片与FPGA子板的连接经过继电器、不同长度差分走线和FMC接口，被测ADC输入到FPGA的同步数字信号会出现不同的延时，导致数字信号的不同步；芯片数据端口连接到FPGA的SelectIO模块，该模块能够调节IO延时；调节时，首先将被测ADC配置成Pattern模式，每个数据通道输出预定pattern，先同步bit0通道，bit0通道输出pattern经过SelectIO延时模块进入FPGA，FPGA将获取的pattern与对比pattern进行异或相加，并统计结果，两者一致为0，不一致为1，IO延时模块设置0～31的TAP，先固定对比pattern，更改IO延时的TAP，从0到31，统计每个TAP下对比结果，每个TAP得出1bit结果，32个TAP得出一个窗，由1和0组成，其中，0代表对齐，找出0最多的窗的中间位置对应的TAP定为bit0的最佳采样时刻，将TAP写入bit0对应的IO延时模块并固定，然后移位更改对比pattern，得出bit0对应的最佳对比pattern，固定此对比pattern，依次扫出其他33个通道的对应的最佳TAP值，写入对应的IO延时模块，完成同步过程；/n2)校准算法设计/n在同步后，被测ADC芯片两路输出数字信号会存在偏移失配、增益失配、采样时间间隔失配；三种校准均将被测ADC配置在信号模式下，采集高精度DAC输出的接近满量程的正弦波，偏移失配校准算法统计两路采样数值均值差异，增益失配校准算法统计两路采样峰值均值差异，采样间隔校准算法统计两路采样相邻数值差异，通过SPI将差异写入被测ADC的相关寄存器，芯片内部电路通过负反馈将差异减小直到统计结果一致，完成校准；/n3)硬件驱动设计/n高精度ADC与DAC驱动程序的设计采用状态机的设计方式，状态机循环过程中首先完成芯片的初始化，然后配置芯片工作状态，得出想要的结果后，发出完成信号，查看完成信号，返回结束信号，状态机停止工作；寄存器阵列由43个继电器组成，分别控制4个电源电压测试切换，采样信号输入切换，切换高速ADC每路数字输出信号，时钟与同步信号输出信号切换，所有这些信号被编程为一个函数，同时控制所有继电器的开关，调用的时候输入相应的参数；滤波器子板一共有8个切换通路，只需要4bit的IO信号完成译码控制，滤波器控制被编写成一个函数，通过调用此函数，写参数，完成滤波通路切换；这三部分驱动底层设计均在FPGA硬件设计中完成，控制运行命令均在软核中编写C函数完成，在整个测试流程被调用；/n4)硬件FFT运算/nFFT运算在FPGA硬件程序中实现；FFT运算点数为1024点，选用pipeline方式实现，FFT运算模块缓存一次FFT的点数，然后将这些采样点按顺序输入到FFT核中，然后运算完串行输出复数数据，平方后得出功率谱。/n