[发明专利]新型小面积时钟独立SRPG电路系统

摘要

本发明公开了一种新型小面积时钟独立SRPG电路系统，包括逻辑控制电路、锁存器数据输入控制电路、锁存器、传输门和数据输出门。本发明采用原本用作正常工作模式下的一级锁存器作为休眠模式下的数据状态保持电路，取消以往普通的时钟独立SRPG单元电路中用作状态保持电路的二级锁存器，同时还取消了用来恢复数据的第二级传输门。本发明既能达到以往普通的时钟独立SRPG单元电路的状态保持功能，又能减小整个电路的面积，降低电路成本，其状态恢复的响应速度更快。

主权项

新型小面积时钟独立SRPG电路系统，其特征在于：包括逻辑控制电路、锁存器数据输入控制电路、锁存器、传输门和数据输出门；所述逻辑控制电路用于产生所述SRPG电路的开关信号sw，由与非门（ND0）、零号反相器（IV0）和一号反相器（IV1），所述与非门（ND0）的一个输入端接时钟信号clk，所述与非门（ND0）的另一个输入端和所述一号反相器（IV1）的输入端接电源接通控制信号pgb，所述一号反相器（IV1）的输出端接电源接通控制信号pg，所述与非门（ND0）的输出端与所述零号反相器（IV0）的输入端连接，所述零号反相器（IV0）的输出端接开关信号swb；所述与非门（ND0）和所述零号反相器（IV0）由不间断电源VDDC供电，所述一号反相器（IV1）由可间断电源VDD供电；所述锁存器数据输入控制电路由三号PMOS管（PM3）、四号PMOS管（PM4）、五号PMOS管（PM5）与五号NMOS管（NM5）、四号NMOS管（NM4）、三号NMOS管（NM3）的源、漏极相互串联而成；其中，所述三号PMOS管（PM3）的栅极接电源接通控制信号pg，所述三号PMOS管（PM3）的源极接可间断电源VDD；所述三号NMOS管（NM3）的栅极接电源接通控制信号pgb，所述三号NMOS管（NM3）的源极接地；所述四号PMOS管（PM4）的栅极与所述四号NMOS管（NM4）的栅极相连构成所述数据输入控制电路的输入端接数据输入信号Din；所述五号PMOS管（PM5）的栅极接开关信号sw，所述五号NMOS管（NM5）的栅极接开关信号swb，所述五号PMOS管（PM5）的漏极和所述五号NMOS管（NM5）的漏极相连构成所述数据输入控制电路的输出端接Db端；所述锁存器作为所述SRPG电路休眠模式下的数据状态保持电路，由六号反相器（IV6a）和六号三态门反相器（IV6b）组成；其中，所述六号反相器（IV6a）的输入端接Db端，所述六号反相器（IV6a）的输出端接n0端；所述六号三态门反相器（IV6b）的输入端接n0端，所述六号三态门反相器（IV6b）的输出端接Db端，所述六号反相器（IV6a）和所述六号三态门反相器（IV6b）均由不间断电源VDDC供电；所述传输门由缓冲器（BUF1）组成，用于传输缓冲，所述缓冲器（BUF1）由可间断电源VDD供电，受开关信号sw控制，所述缓冲器（BUF1）的输入端接n0端，所述缓冲器（BUF1）的输出端接Qb端，所述缓冲器（BUF1）的传输使能信号为开关信号sw；所述数据输出门作为所述SRPG电路的反相器输出电路，由七号反相器（IV7）组成，所述七号反相器（IV7）的输入端接Qb端，所述七号反相器（IV7）的输出端接下一级电路的输入端Q。