[发明专利]制造具有垂直沟道结构的半导体装置的方法在审

专利信息
申请号: 201710452586.9 申请日: 2017-06-15
公开(公告)号: CN109148470A 公开(公告)日: 2019-01-04
发明(设计)人: 赵成洙 申请(专利权)人: 三星电子株式会社
主分类号: H01L27/11578 分类号: H01L27/11578;H01L27/11582
代理公司: 北京铭硕知识产权代理有限公司 11286 代理人: 刘灿强;尹淑梅
地址: 韩国京畿*** 国省代码: 韩国;KR
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摘要: 提供了一种制造具有垂直沟道结构的半导体装置的方法。所述方法包括:(a)通过在基底上分别交替地堆叠层间绝缘层和牺牲层n次来形成堆叠结构;(b)在堆叠结构上形成掩模图案;(c)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的层间绝缘层的第n层间绝缘层;(d)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的牺牲层的第n牺牲层;(e)蚀刻掩模图案的侧壁;(f)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个层间绝缘层;(g)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个牺牲层;(h)通过重复操作(e)至(g)来形成阶梯结构。可以防止半导体装置的穿孔缺陷并且可以通过减少光刻工艺的数量来减少工艺成本。
搜索关键词: 蚀刻 掩模图案 堆叠结构 蚀刻掩模 牺牲层 半导体装置 绝缘层 垂直沟道结构 层间绝缘层 蚀刻掩模图案 工艺成本 光刻工艺 阶梯结构 重复操作 堆叠层 穿孔 侧壁 基底 制造
【主权项】:
1.一种制造半导体装置的方法,所述方法包括:(a)通过在基底上分别交替地堆叠层间绝缘层和牺牲层n次来形成堆叠结构;(b)在所述堆叠结构上形成掩模图案;(c)通过使用所述掩模图案作为蚀刻掩模来选择性地蚀刻作为所述堆叠结构的最上面的层间绝缘层的第n层间绝缘层;(d)通过使用所述掩模图案作为蚀刻掩模来选择性地蚀刻作为所述堆叠结构的最上面的牺牲层的第n牺牲层;(e)蚀刻所述掩模图案的侧壁;(f)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个层间绝缘层;(g)通过使用所述蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个牺牲层;以及(h)通过重复操作(e)至(g)来形成阶梯结构。
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