[发明专利]复杂可编程逻辑器件有效
| 申请号： | 201710452695.0 | 申请日： | 2015-01-23 |
| 公开（公告）号： | CN107342764B | 公开（公告）日： | 2020-06-12 |
| 发明（设计）人： | 程显志;贾红;陈维新;韦嵚 | 申请（专利权）人： | 西安智多晶微电子有限公司 |
| 主分类号： | H03K19/17736 | 分类号： | H03K19/17736 |
| 代理公司： | 西安嘉思特知识产权代理事务所(普通合伙) 61230 | 代理人： | 刘长春 |
| 地址： | 710075 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明涉及一种CPLD。该CPLD包括各个逻辑单元、DLL、n个可变延时器，与DLL连接，n为不小于1的整数；DLL产生1路第一时钟信号和n路相位延时编码；DLL将第一时钟信号传输至各个逻辑单元；相位延时编码与可变延时器一一对应，可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至各个逻辑单元；DLL还将第一时钟信号由DLL内部的可变延时器经由CPLD的时钟树进行延迟反馈，得到延迟后的第一时钟信号，并将延迟后的第一时钟信号传输至各个逻辑单元。本发明可简化电路设计与系统集成，降低功耗、开发与物料成本，使用方便。 | ||
| 搜索关键词： | 复杂 可编程 逻辑 器件 | ||
【主权项】：
一种复杂可编程逻辑器件，其特征在于，包括：各个逻辑单元；延迟锁相环；n个可变延时器，与所述延迟锁相环连接，所述n为不小于1的整数；其中，所述延迟锁相环产生1路第一时钟信号和n路相位延时编码；所述延迟锁相环将所述第一时钟信号传输至各个所述逻辑单元；所述相位延时编码与所述可变延时器一一对应，所述可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至各个所述逻辑单元；所述延迟锁相环还将所述第一时钟信号由所述延迟锁相环内部的可变延时器经由所述复杂可编程逻辑器件的时钟树进行延迟反馈，得到延迟后的第一时钟信号，并将所述延迟后的第一时钟信号传输至各个所述逻辑单元。
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