[发明专利]一种基于FPGA的并行总线自动补偿方法在审
| 申请号： | 201710542239.5 | 申请日： | 2017-07-05 |
| 公开（公告）号： | CN107291651A | 公开（公告）日： | 2017-10-24 |
| 发明（设计）人： | 曹刚;秦刚;朱书杉 | 申请（专利权）人： | 山东超越数控电子有限公司 |
| 主分类号： | G06F13/42 | 分类号： | G06F13/42 |
| 代理公司： | 济南信达专利事务所有限公司37100 | 代理人： | 孙晶伟 |
| 地址： | 250100 山东省*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明公开一种基于FPGA的并行总线自动补偿方法，涉及嵌入式系统通信技术领域；在并行总线正常运行之前，利用处理器在并行总线上发出低电平信号供FPGA采样，再在并行总线上发出高电平信号供FPGA采样；FPGA获取所有信号线上的电平变化时刻，以并行总线中的一条信号线上的电平变化时刻为基准时刻；在并行总线正常运行时，FPGA根据基准时刻，对并行总线上其他信号线的采样时间分别进行时钟补偿。 | ||
| 搜索关键词： | 一种 基于 fpga 并行 总线 自动 补偿 方法 | ||
【主权项】：
一种基于FPGA的并行总线自动补偿方法，其特征是在并行总线正常运行之前，利用处理器在并行总线上发出低电平信号供FPGA采样，再在并行总线上发出高电平信号供FPGA采样；FPGA获取所有信号线上的电平变化时刻，以并行总线中的一条信号线上的电平变化时刻为基准时刻；在并行总线正常运行时，FPGA根据基准时刻，对并行总线上其他信号线的采样时间分别进行时钟补偿。
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