[发明专利]一种基于试商法的流水线处理器中除法器设计方法

摘要

本发明公开了一种基于试商法的流水线处理器中除法器设计方法，通过对FPGA流水线处理器中除法器运用高位试商法原理，同时结合除法器的四个执行阶段，以提高处理器性能。本方法实现了提高除法器运算速度，降低了电路设计复杂度。

主权项

一种基于试商法的流水线处理器中除法器设计方法，其特征在于，包括以下步骤：步骤1：确定FPGA流水线中执行指令的“瓶颈”阶段；FPGA流水线把一个复杂的任务分解为若干个子进程，每个子过程与其他子过程并行运行，当流水线各个阶段任务的执行时间不相等时，流水线中执行时间最长的阶段在执行时，其他阶段将处于“阻塞”和“断流”，流水线中出现“瓶颈”阶段；步骤2：利用试商法进行除法运算；步骤3：设计基于试商法除法器，包括就绪、运算、结束和错误四个阶段；初始化除法器，除法器处于就绪阶段，读取操作数；如果除数为0，则表示除法运算出错，进入错误阶段，且将商和余数均设置为0，进入结束阶段并返回结果；如果除数不为0，则进入运算阶段，开始运算，运算完成之后，进入结束阶段并返回结果。