[发明专利]基于延迟锁相的时钟占空比稳定电路有效
| 申请号： | 201710587389.8 | 申请日： | 2017-07-18 |
| 公开（公告）号： | CN107395166B | 公开（公告）日： | 2020-06-23 |
| 发明（设计）人： | 郭亮;雷郎成;苏晨;刘凡;曾涛;刘伦才 | 申请（专利权）人： | 中国电子科技集团公司第二十四研究所 |
| 主分类号： | H03K5/156 | 分类号： | H03K5/156;H03L7/081 |
| 代理公司： | 上海光华专利事务所(普通合伙) 31219 | 代理人： | 尹丽云 |
| 地址： | 400060 *** | 国省代码： | 重庆;50 |
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| 摘要： | 本发明提供一种基于延迟锁相的时钟占空比稳定电路，包括：延迟单元，与时钟信号输入端连接，用于对时钟输入信号进行相位延迟；逻辑运算单元，其输入端与延迟单元的输出端连接，用于对相位延迟的信号进行相位检测；电荷泵，其输入端与逻辑运算单元的输出端连接，用于产生与相位差关联的电压信号；压控延迟线单元，用于调节相位；输出缓冲器，其输入端与压控延迟线单元的输出端连接，用于输出时钟信号；本发明电路结构简单，具有结构简单、时钟信号抖动小、建立速度快和占空比均衡等优点，满足高速数据转换器等产品的需求，解决了时钟信号质量较差的情况下对动态性能影响的问题。 | ||
| 搜索关键词： | 基于 延迟 时钟 稳定 电路 | ||
【主权项】：
一种基于延迟锁相的时钟占空比稳定电路，其特征在于，包括：延迟单元，与时钟信号输入端连接，用于对时钟输入信号进行相位延迟；逻辑运算单元，其输入端与延迟单元的输出端连接，用于对相位延迟的信号进行相位检测；电荷泵，其输入端与逻辑运算单元的输出端连接，用于产生与相位差关联的电压信号；压控延迟线单元，用于调节相位；输出缓冲器，其输入端与压控延迟线单元的输出端连接，用于输出时钟信号。
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