[发明专利]跨时钟域异步FIFO及数据处理方法

摘要

跨时钟域异步FIFO，涉及集成电路设计技术领域。本发明包括BRAM阵列和与BRAM阵列连接的FIFO控制器、写入地址锁存器、写入数据锁存器、读取地址锁存器和读取数据锁存器；在读加法器和第一比较器之间，设置有一个二进制到格雷码转换器，在读计数器和第一参考点之间，设置有一个二进制到格雷码转换器，在写计数器和第二参考点之间，设置有一个二进制到格雷码转换器，在写加法器和第三比较器之间，设置有一个二进制到格雷码转换器。本发明本发明能降低FIFO控制逻辑所占面积，减少工作过程中内部信号的毛刺，提高FIFO在工作时的稳定性。

主权项

跨时钟域异步FIFO，包括BRAM阵列和与BRAM阵列连接的FIFO控制器、写入地址锁存器、写入数据锁存器、读取地址锁存器和读取数据锁存器；所述FIFO控制器包括读取加法器、读计数器、几乎空状态判断逻辑单元和空状态判断逻辑单元、写入加法器、写计数器、几乎满状态判断逻辑单元、满状态判断逻辑单元、第一比较器、第二比较器和第三比较器，第一比较器的两个输入端分别连接第二参考点和读加法器，输出到几乎空状态判断逻辑单元；第二比较器的两个输入端分别连接第一参考点和第二参考点，输出到空状态判断逻辑单元和满状态判断逻辑单元；第三比较器的两个输入端分别连接第一参考点和写加法器，输出到几乎空状态判断逻辑单元；第一参考点连接读计数器的输出端，第二参考点连接写计数器的输出端；其特征在于：在读加法器和第一比较器之间，设置有一个二进制到格雷码转换器，在读计数器和第一参考点之间，设置有一个二进制到格雷码转换器，在写计数器和第二参考点之间，设置有一个二进制到格雷码转换器，在写加法器和第三比较器之间，设置有一个二进制到格雷码转换器。