[发明专利]芯片顶层防护层完整性检测装置

摘要

本发明涉及芯片抗聚焦离子束攻击领域，为提出一种基于sigma‑delta(Σ‑Δ)调制器的顶层金属防护层完整性检测方法，该方法通过检测金属走线电阻值是否改变来检测防护层是否完整，进而判断攻击者是否利用FIB对防护层进行修改。本发明采用的技术方案是，芯片顶层防护层完整性检测装置，由顶层金属线AB、运放AMP和AMP1、PMOS管M1和M2、NMOS管M3、开关S1和S2、基准电流源I、带时钟端的比较器COMP、计数器CT、数字比较器DCMP构成。本发明主要应用于芯片抗聚焦离子束攻击场合。

主权项

1.一种芯片顶层防护层完整性检测装置，其特征是，由顶层金属线AB、运放AMP和AMP1、/nPMOS管M1和M2、NMOS管M3、开关S1和S2、基准电流源I、带时钟端的比较器COMP、计数器CT、数字比较器DCMP构成；顶层金属布线网络等效为电阻R1，运放AMP1的正输入端接外部基准电压VREF1，AMP1的输出端接NMOS管M3的栅极，AMP1的负输入端接M3的源极，M3的源极同时也接顶层金属线AB的输入端A，金属线AB的输出端B接地，M3的漏极接PMOS管M1的漏极，M1的栅极和漏极短接，M1的源极接电源，PMOS管M2的栅极与M1的栅极连接，M2的源极接电源，漏极与开关S1的一端相接，开关S1的另一端与开关S2的一端连接，并且公共端VA连接运放AMP的负输入端，开关S2的另一端连接基准电流源I的输入端，基准电流源I的输出端接地，开关S1和S2的导通与断开由比较器COMP控制，故比较器输出VC连接至S1和S2的控制端，运放AMP的正输入端接外部参考电压VREF2，积分电容C一端连接AMP的负输入端，另一端连接AMP的输出端VB，复位开关S与积分电容C并联，AMP的输出端VB连接比较器COMP的正输入端，COMP的负输入端接外部参考电压VREF3，COMP的输出端VC接计数器CT的输入端，计数器CT的输出端连接数字比较器DCMP，比较器COMP和计数器CT的时钟输入端都接外部输入时钟CLK，数字比较器DCMP的输出即为整个检测结构的报警信号输出ALARM。/n