[发明专利]一种利用MOSFET电流分割偏差的多端口PUF电路

摘要

本发明公开了一种利用MOSFET电流分割偏差的多端口PUF电路，包括基准源、行译码器、列译码器、时序控制器和32个PUF阵列，PUF阵列包括512个PUF单元、判决器、第一反相器、第二反相器、第三反相器、第四反相器和八个传输门，512个PUF单元按照128行x4列的方式排布，基准源分别与32个PUF阵列连接，行译码器的第m个输出端分别与32个PUF阵列的第m行行选信号输入端连接，列译码器的第j个输出端分别与32个PUF阵列的第j列列选信号输入端连接，时序控制器的第一输出端和行译码器的控制端连接，时序控制器的第二输出端和列译码器的控制端连接；优点是在保证电路性能的基础上，电路面积较小，功耗较低。

主权项

1.一种利用MOSFET电流分割偏差的多端口PUF电路，其特征在于包括基准源、行译码器、列译码器、时序控制器和32个PUF阵列，所述的基准源具有第一电压输出端、第二电压输出端、第三电压输出端和电流输出端；所述的时序控制电路具有第一输出端和第二输出端；所述的行译码器具有控制端、7个输入端和128个输出端，所述的列译码器具有控制端、两个输入端和4个输出端；所述的PUF阵列包括512个PUF单元、判决器、第一反相器、第二反相器、第三反相器、第四反相器和八个传输门，所述的传输门具有第一控制端、第二控制端、输入端和输出端，八个所述的传输门分别为第一传输门、第二传输门、第三传输门、第四传输门、第五传输门、第六传输门、第七传输门和第八传输门；所述的判决器具有第一输入端、第二输入端、第一偏置端、第二偏置端和输出端；所述的PUF单元具有控制电压输入端、控制电流输入端、选择信号输入端、第一输出端和第二输出端；512个所述的PUF单元按照128行x4列的方式排布，512个所述的PUF单元的控制电压输入端连接且其连接端为所述的PUF阵列的第一控制电压输入端，512个所述的PUF单元的控制电流输入端连接且其连接端为所述的PUF阵列的控制电流输入端，第m行所述的PUF单元的选择信号输入端连接且其连接端为所述的PUF阵列的第m行行选信号输入端，m＝1，2，…，128；第1列所述的PUF单元的第一输出端和所述的第一传输门的输入端连接，第1列所述的PUF单元的第二输出端和所述的第二传输门的输入端连接，第2列所述的PUF单元的第一输出端和所述的第三传输门的输入端连接，第2列所述的PUF单元的第二输出端和所述的第四传输门的输入端连接，第3列所述的PUF单元的第一输出端和所述的第五传输门的输入端连接，第3列所述的PUF单元的第二输出端和所述的第六传输门的输入端连接，第4列所述的PUF单元的第一输出端和所述的第七传输门的输入端连接，第4列所述的PUF单元的第二输出端和所述的第八传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端和所述的第一反相器的输入端连接且其连接端为所述的PUF阵列的第1列列选信号输入端，所述的第一传输门的第二控制端、所述的第二传输门的第二控制端和所述的第一反相器的输出端连接，所述的第三传输门的第一控制端、所述的第四传输门的第一控制端和所述的第二反相器的输入端连接且其连接端为所述的PUF阵列的第2列列选信号输入端，所述的第三传输门的第二控制端、所述的第四传输门的第二控制端和所述的第二反相器的输出端连接，所述的第五传输门的第一控制端、所述的第六传输门的第一控制端和所述的第三反相器的输入端连接且其连接端为所述的PUF阵列的第3列列选信号输入端，所述的第五传输门的第二控制端、所述的第六传输门的第二控制端和所述的第三反相器的输出端连接，所述的第七传输门的第一控制端、所述的第八传输门的第一控制端和所述的第四反相器的输入端连接且其连接端为所述的PUF阵列的第4列列选信号输入端，所述的第七传输门的第二控制端、所述的第八传输门的第二控制端和所述的第四反相器的输出端连接，所述的第一传输门的输出端、所述的第三传输门的输出端、所述的第五传输门的输出端、所述的第七传输门的输出端和所述的判决器的第一输入端连接，所述的第二传输门的输出端、所述的第四传输门的输出端、所述的第六传输门的输出端、所述的第八传输门的输出端和所述的判决器的第二输入端连接，所述的判决器的第一偏置端为所述的PUF阵列的第二控制电压输入端，所述的判决器的第二偏置端为所述的PUF阵列的第三控制电压输入端；所述的基准源的第一电压输出端分别与32个所述的PUF阵列的第一控制电压输入端连接，所述的基准源的第二电压输出端分别与32个所述的PUF阵列的第二控制电压输入端连接，所述的基准源的第三电压输出端分别与32个所述的PUF阵列的第三控制电压输入端连接，所述的基准源的电流输出端分别与32个所述的PUF阵列的控制电流输入端连接，所述的行译码器的第m个输出端分别与32个所述的PUF阵列的第m行行选信号输入端连接，所述的列译码器的第j个输出端分别与32个所述的PUF阵列的第j列列选信号输入端连接，j＝1，2，3，4；所述的时序控制器的第一输出端和所述的行译码器的控制端连接，所述的时序控制器的第二输出端和所述的列译码器的控制端连接；所述的PUF单元包括第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述的第一NMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的PUF单元的控制电流输入端，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的PUF单元的控制电压输入端，所述的第一NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第二NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第三NMOS管的源极为所述的PUF单元的第一输出端，所述的第四NMOS管的源极为所述的PUF单元的第二输出端，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的PUF单元的选择信号输入端；所述的传输门包括第五NMOS管和第一PMOS管，所述的第五NMOS管的栅极为所述的传输门的第一控制端，所述的第一PMOS管的栅极为所述的传输门的第二控制端，所述的第五NMOS管的源极和所述的第一PMOS管的源极连接且其连接端为所述的传输门的输入端，所述的第五NMOS管的漏极和所述的第一PMOS管的漏极连接且其连接端为所述的传输门的输出端；所述的判决器包括第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一运算放大器、第二运算放大器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、电阻和电容；所述的第一运算放大器和所述的第二运算放大器分别具有正输入端、负输入端和输出端，所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第六NMOS管的漏极均接入电源，所述的第二PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第三PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第二PMOS管的栅极、所述的第三PMOS管的栅极、所述的第五PMOS管的漏极和所述的第七NMOS管的漏极连接，所述的第四PMOS管的栅极、所述的第五PMOS管的栅极、所述的第九NMOS管的栅极和所述的第十NMOS管的栅极连接且其连接端为所述的判决器的第二偏置端，所述的第四PMOS管的漏极、所述的第八NMOS管的漏极、所述的第六NMOS管的源极、所述的第六PMOS管的源极和所述的第五反相器的输入端连接，所述的第七NMOS管的源极、所述的第九NMOS管的漏极和所述的第一运算放大器的负输入端连接且其连接端为所述的判决器的第一输入端，所述的第一运算放大器的正输入端和所述的第二运算放大器的正输入端连接且其连接端为所述的判决器的第一偏置端，所述的第七NMOS管的栅极和所述的第一运算放大器的输出端连接，所述的第八NMOS管的源极、所述的第十NMOS管的漏极和所述的第二运算放大器的负输入端连接且其连接端为所述的判决器的第二输入端，所述的第八NMOS管的栅极和所述的第二运算放大器的输出端连接，所述的第九NMOS管的源极、所述的第十NMOS管的源极和所述的第六PMOS管的漏极均接地，所述的第六NMOS管的栅极、所述的第六PMOS管的栅极和所述的第七反相器的输出端连接，所述的第七反相器的输入端、所述的第六反相器的输出端和所述的电阻的一端连接，所述的电阻的另一端和所述的电容的一端连接，所述的电容的另一端、所述的第六反相器的输入端、所述的第五反相器的输出端和所述的第八反相器的输入端连接，所述的第八反相器的输出端和所述的第九反相器的输入端连接，所述的第九反相器的输出端和所述的第十反相器的输入端连接，所述的第十反相器的输出端为所述的判决器的输出端。