[发明专利]一种具有高电源抑制比的偏置电路

摘要

一种具有高电源抑制比的偏置电路，属于模拟集成电路设计领域。利用基准电压减去两个BE结压降产生一个与绝对温度成正比的电压，再通过电阻R1产生与绝对温度成正比的电流，产生的电流受电压影响较小，通过第一PNP型三极管QP1和第三NPN型三极管QN3的级联将第二PMOS管的漏极电压钳位在VCC‑V_{SG_MP1}‑V_{EB_QP1}，减小第二PMOS管MP2对电源电压的依赖性，从而使输出的偏置保持相对稳定；此外利用两个负反馈环路稳定第二PMOS管MP2的栅极电压和漏极电压，结合两个负反馈环路的相互作用，将输出的偏置电流的电源抑制能力进行提升；最后利用自偏置结构进一步加强整体偏置电路的电源抑制比。本发明提供的偏执电路，具有高的电源抑制比和良好的线性调整性能。

主权项

1.一种具有高电源抑制比的偏置电路，其特征在于，包括第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)、第六PMOS管(MP6)、第一NPN型三极管(QN1)、第二NPN型三极管(QN2)、第三NPN型三极管(QN3)、第一PNP型三极管(QP1)和电阻(R1)，第一NPN型三极管(QN1)的基极和集电极互连并连接第二NPN型三极管(QN2)的基极和电阻(R1)的一端，第一NPN型三极管(QN1)和第二NPN型三极管(QN2)的发射极接地；电阻(R1)的另一端接第一PNP型三极管(QP1)的集电极和第三NPN型三极管(QN3)的发射极，第三NPN型三极管(QN3)的基极连接基准电压(VREF)，其集电极接第一PNP型三极管(QP1)的基极和第二PMOS管(MP2)的漏极；第一PMOS管(MP1)的基极连接第二PMOS管(MP2)和第三PMOS管(MP3)的栅极、第四PMOS管(MP4)的漏极以及第一PNP型三极管(QP1)的发射极，其漏极连接第四PMOS管(MP4)的源极；第五PMOS管(MP5)的栅漏互连并连接第四PMOS管(MP4)和第六PMOS管(MP6)的栅极以及第二NPN型三极管(QN2)的集电极，第六PMOS管(MP6)的源极连接第三PMOS管(MP3)的漏极，其漏极作为所述偏置电路的输出端输出偏置电流；第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)和第五PMOS管(MP5)的源极接电源电压(VCC)。