[发明专利]集成电路后端设计系统及方法在审

专利信息
申请号: 201710704976.0 申请日: 2017-08-17
公开(公告)号: CN108133069A 公开(公告)日: 2018-06-08
发明(设计)人: 徐靖 申请(专利权)人: 上海倚韦电子科技有限公司
主分类号: G06F17/50 分类号: G06F17/50
代理公司: 上海宏京知识产权代理事务所(普通合伙) 31297 代理人: 孙益青
地址: 201203 上海市浦东新区*** 国省代码: 上海;31
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摘要: 发明公开了一种集成电路后端设计系统,包括:环境建立模块,设计任务模块,布局规划设计模块,自动单元放置优化模块,时钟树综合优化模块,全局布线优化模块,功能等价性检查模块,时序签核设计模块,电压衰减分析模块和物理验证模块。本发明能够对后端设计的主要设计环节进行设计顺序标准化,使其具有良好的通用性,从而大幅降低后端环节的设计门槛,降低人力成本,提高设计效率,保证设计质量。
搜索关键词: 设计模块 设计系统 优化模块 集成电路 功能等价性 时序 布局规划 电压衰减 分析模块 环境建立 检查模块 人力成本 任务模块 设计效率 物理验证 自动单元 综合优化 时钟树 布线 签核 环节 标准化 门槛 全局 保证
【主权项】:
一种集成电路后端设计系统,其特征在于包括:环境建立模块:所述环境建立模块用于建立本地目录、采集前端生成的基础数据并将所述基础数据存储在本地目录下;设计任务模块:所述设计任务模块用于定义设计任务、基于各设计任务定义其对应使用的EDA工具、基于各EDA工具分配系统资源、针对各设计任务和其对应的EDA工具生成对应的设计命令并将该设计命令保存在本地目录下;初始时序分析模块:所述初始时序分析模块用于通过预设导入的分析工具对环境建立模块收集的前端基础设计数据进行正确性评估和合理性评估;布局规划设计模块:所述布局规划设计模块用于读取EDA工具和基础数据、定义I/O管脚位置、定义宏单元摆放位置、定义标准单元放置区域;自动单元放置优化模块:所述自动单元放置优化模块用于通过EDA设计工具自动完成标准单元的放置和位置优化;时钟树综合优化模块:所述时钟树综合优化模块用于通过EDA设计工具自动生成时钟树、并对该时钟树进行优化处理;全局布线优化模块:所述全局布线优化模块用于通过EDA设计工具自动生成芯片信号线路的物理连接设计、并对该芯片信号线路进行优化处理;工程修改模块:所述工程修改模块用于根据设计的改动要求通过EDA工具对当前的设计结果进行局部重新设计;功能等价性检查模块:所述功能等价性检查模块用于通过EDA设计工具验证后端生成的设计数据与前端设计的基础数据的一致性;时序签核设计模块:所述时序签核设计模块用于通过EDA设计工具对后端生成的设计数据进行性能评估;电压衰减分析模块:所述电压衰减分析模块用于通过EDA设计工具评估和分析芯片的供电设计;物理验证模块:所述物理验证模块用于通过EDA设计工具验证最终版图流片。
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