[发明专利]一种基于CPLD/FPGA的时钟分频模块设计方法在审
| 申请号： | 201710706737.9 | 申请日： | 2017-08-17 |
| 公开（公告）号： | CN107563020A | 公开（公告）日： | 2018-01-09 |
| 发明（设计）人： | 何业缘;季冬冬;张燕群 | 申请（专利权）人： | 郑州云海信息技术有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50;H03L7/18 |
| 代理公司： | 济南舜源专利事务所有限公司37205 | 代理人： | 刘晓政 |
| 地址： | 450000 河南省郑州市*** | 国省代码： | 河南;41 |
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| 摘要： | 本发明公开了一种基于CPLD/FPGA的时钟分频模块设计方法,包括如下步骤步骤1将主板上系统时钟作为时钟分频模块的基准输入时钟，输入分频基数N；步骤2判断分频基数N的奇偶性，选择使用偶数分频模块或基数分频模块进行分频，选定分频模块，关闭另一模块；步骤3对基准输入时钟采样并分频，得到期望的分频时钟；步骤4输出时钟。本发明解决了CPLD/FPGA中例化PLL IP核硬件资源消耗多与奇数分频非50%占空比问题。 | ||
| 搜索关键词： | 一种 基于 cpld fpga 时钟 分频 模块 设计 方法 | ||
【主权项】：
一种基于CPLD/FPGA的时钟分频模块设计方法，其特征在于，包括如下步骤：步骤1：将主板上系统时钟作为时钟分频模块的基准输入时钟，输入分频基数N；步骤2：判断分频基数N的奇偶性，选择使用偶数分频模块或基数分频模块进行分频，选定分频模块，关闭另一模块；步骤3：对基准输入时钟采样并分频，得到期望的分频时钟；步骤4：输出时钟。
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