[发明专利]一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法有效
| 申请号： | 201710708541.3 | 申请日： | 2017-08-17 |
| 公开（公告）号： | CN109408839B | 公开（公告）日： | 2023-08-25 |
| 发明（设计）人： | 佘晓轩 | 申请（专利权）人： | 复旦大学 |
| 主分类号： | G06F30/34 | 分类号： | G06F30/34;G01R31/3185 |
| 代理公司： | 上海元一成知识产权代理事务所(普通合伙) 31268 | 代理人： | 吴桂琴 |
| 地址： | 200433 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明属于集成电路领域，涉及一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法。本发明根据FPGA所配置电路中对辐射错误敏感的互连配置比特和逻辑功能配置比特的数量，计算FPGA所配置电路的故障概率。采用传统FPGA布局布线算法，在满足面积时序等约束条件下，以此故障概率为目标函数，寻找故障概率最小的布局布线解，如果布局布线后的FPGA配置电路故障概率大于预先要求的故障率，则以逐渐扩大的方式对局部电路模块进行三模冗余配置并重新布局布线，直到新配置电路的故障概率小于预先要求的故障率为止。本发明可减少FPGA中对辐射错误敏感的逻辑功能配置比特和互连配置比特数量，从而降低故障概率，与传统的三模冗余方案相比，可以较小的面积和功耗开销，实现低于预定故障率的FPGA电路。 | ||
| 搜索关键词： | 一种 通过 局部 冗余 减少 敏感 配置 比特 辐射 容错 fpga 电路设计 方法 | ||
【主权项】：
1.一种通过局部冗余减少敏感配置比特的抗辐射容错FPGA电路设计方法，其特征在于，其包括述步骤：步骤1：采用传统FPGA电路设计方法实现所需电路；步骤2：计算FPGA所配置电路的故障概率；步骤3：采用传统FPGA布局布线算法，在满足面积时序约束条件下，以步骤2中故障概率Pf为目标函数，寻找故障概率最小的布局布线解；如果布局布线后的FPGA配置电路故障概率仍然大于预先要求的故障率，则对局部电路模块进行三模冗余配置并重新布局布线，直到新配置电路的故障概率小于预先要求的故障率为止。
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