[发明专利]基于片上总线和共享内存的异构众核ASIP架构

摘要

本发明提出了一种基于片上总线和共享内存的异构众核ASIP架构，旨在减少资源占用，降低通信开销，并通过扩展众核处理器的数量提高处理能力，包括众核处理器、单核处理器、多端口共享存储器和wishbone片上总线，其中，众核处理器用于执行运算数据量大的任务，单核处理器负责执行运算方式复杂的任务和调度程序与数据，各模块之间通过多端口共享存储器实现可同时多读多写的高带宽的数据交换，节约了存储资源，各模块之间通过Wishbone片上总线实现低开销的控制信号传输，并且可通过扩展众核处理器的数量提高处理能力，本发明可用于实现嵌入式异构众核系统，尤其适用于复杂雷达信号处理系统或航天图像处理系统的单芯片集成。

主权项

1.一种基于片上总线和共享内存的异构众核ASIP架构，其特征在于：包括众核处理器、单核处理器、多端口共享存储器和Wishbone片上总线模块：/n所述众核处理器，采用SIMD处理器，用于执行计算数据量大的任务，包括DMA数据分发控制器、全局指令控制器、八个输入数据存储器、八个RISC处理器和八个输出数据存储器，其中：/nDMA数据分发控制器，用于引入外部数据并分发到八个输入数据存储器中；/n全局指令控制器，用于控制分发到八个RISC处理器中指令的执行顺序，并对指令进行取指和译码；/n八个输入数据存储器，用于对DMA数据分发控制器分发的数据进行缓存；/n八个RISC处理器，用于依据从全局指令控制器读取的指令，对从多端口共享存储器和各RISC处理器对应的输入数据存储器读取的数据进行处理，并将处理结果写入多端口共享存储器和各RISC处理器对应的输出数据存储器中；/n八个输出数据存储器，用于缓存各输出数据存储器对应的RISC处理器写入的数据；/n所述单核处理器，采用SPARC处理器，用于执行计算方式复杂的运算任务，同时对SIMD处理器和SPARC处理器执行的任务进行调度，包括指令控制器、SPARC输入数据存储器、SPARC处理单元和SPARC输出数据存储器，其中：/n指令控制器，用于控制分发到SPARC处理器中指令的执行顺序，并对指令进行取指和译码；/nSPARC输入数据存储器，用于对从SPARC处理器外部写入的数据进行缓存；/nSPARC处理单元，用于依据从指令控制器读取的指令，对从SPARC输入数据存储器和多端口共享存储器读取的数据进行处理，并将处理结果写入SPARC输出数据存储器和多端口共享存储器中；/nSPARC输出数据存储器，用于对从SPARC处理单元写入的数据进行缓存；/n所述多端口共享存储器，包括分块存储空间、二级地址译码器和多路数据选择器，其中：/n分块存储空间，用于对从RISC处理器和SPARC处理器中读出的数据进行缓存；/n二级地址译码器，用于对从RISC处理器和SPARC处理器读取的地址进行解析，并依据解析后地址从对应编号的分块存储空间中读取数据；/n多路数据选择器，用于依据从二级地址译码器中读取的解析后地址，对从分块存储空间中读取的数据进行选择，并将选择结果写入RISC处理器或者SPARC处理器；/n所述Wishbone片上总线模块，用于提供低开销的控制信号通路，实现SIMD处理器和SPARC处理器的协同，包括核间总线和输出总线，其中：/n核间总线，用于实现全局指令控制器、DMA数据分发控制器、指令控制器和UART控制器之间的数据交换；/n输出总线，用于实现八个输出数据存储器和SPARC输出数据存储器之间的数据交换。/n