[发明专利]一种FPGA片间高位宽数据传输的方法及装置有效
| 申请号： | 201710725378.1 | 申请日： | 2017-08-22 |
| 公开（公告）号： | CN109426636B | 公开（公告）日： | 2021-10-01 |
| 发明（设计）人： | 冯晓海;盛武斌;徐宏毅 | 申请（专利权）人： | 深圳市中兴微电子技术有限公司 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40 |
| 代理公司： | 北京天昊联合知识产权代理有限公司 11112 | 代理人： | 姜春咸;冯建基 |
| 地址： | 518055 广东省深*** | 国省代码： | 广东;44 |
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| 摘要： | 本文公布了一种FPGA片间高位宽数据传输的方法及装置，包括：将第一片FPGA中待发送的并行数据与控制码字打包组成数据子帧并写入TX_RAM阵列中，所述TX_RAM阵列中的TX_RAM行数与当前SERDES的线速率、PCS接口数据位宽相匹配；将所述TX_RAM阵列中的数据子帧以列为单位按照TDM方式分时按行顺序输出；通过BIP处理将所述按行顺序输出的数据中控制码字更换为上一子帧的BIP校验码字；将所述BIP处理后的数据送入SERDES，以便SERDES并串转换之后送到第二片FPGA。本申请至少能够通过同一组帧装置适用多种SERDES线速率。 | ||
| 搜索关键词： | 一种 fpga 高位 数据传输 方法 装置 | ||
【主权项】：
1.一种FPGA片间高位宽数据传输的方法，包括：将第一片FPGA中待发送的并行数据与控制码字打包组成数据子帧并写入发射端随机存储器TX_RAM阵列中，所述TX_RAM阵列中的TX_RAM行数与当前SERDES的线速率、PCS接口数据位宽相匹配；将所述TX_RAM阵列中的数据子帧以列为单位按照时分复用TDM方式分时按行顺序输出；通过比特间插奇偶校验BIP处理将所述按行顺序输出的数据中控制码字更换为上一子帧的BIP校验码字；将所述BIP处理后的数据送入SERDES，以便SERDES并串转换之后送到第二片FPGA。
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