[发明专利]一种三维存储器沟道的制备方法及三维存储器有效
申请号: | 201710772624.9 | 申请日: | 2017-08-31 |
公开(公告)号: | CN107591405B | 公开(公告)日: | 2018-12-25 |
发明(设计)人: | 蒲浩;王家友;吴关平;王秉国;吴俊;郁赛华;张肖可 | 申请(专利权)人: | 长江存储科技有限责任公司 |
主分类号: | H01L27/1157 | 分类号: | H01L27/1157;H01L27/11578 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 骆宗力;王宝筠 |
地址: | 430074 湖北省武汉市东湖*** | 国省代码: | 湖北;42 |
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摘要: | 本申请实施例公开了一种三维存储器沟道的制备方法及三维存储器,其中,该指标方法在形成沟道的二氧化硅层时,分为两步进行,首先在多晶硅层表面沉积二氧化硅层,以获得第一二氧化硅层,然后提高沉积温度,再次沉积二氧化硅层,以获得第二二氧化硅层;由于第二二氧化硅层的沉积温度较高,因此第二二氧化硅层相较于第一二氧化硅层的致密程度更高,从而使得在后续对二氧化硅层进行刻蚀的过程中,第二二氧化硅层的刻蚀速率小于第一二氧化硅层的刻蚀速率,以使得刻蚀完成后,获得较为平整的平面,避免在后续沉积多晶硅时由于二氧化硅层表面凹陷而出现指向衬底的突出区域的情况,进而提升三维存储器的电学性能。 | ||
搜索关键词: | 一种 三维 存储器 沟道 制备 方法 | ||
【主权项】:
1.一种三维存储器沟道的制备方法,其特征在于,包括:提供衬底,所述衬底表面具有叠层结构;所述叠层结构包括多个沟槽以及多层交错堆叠的第一介质层和牺牲层,所述牺牲层位于相邻的第一介质层之间,所述沟槽贯穿多层所述第一介质层和牺牲层,并暴露出所述衬底表面;在所述沟槽中形成多晶硅层,所述多晶硅层覆盖所述沟槽及所述叠层结构表面,且具有容纳空腔;在所述容纳空腔中沉积二氧化硅层,形成第一二氧化硅层,并在所述第一二氧化硅层表面沉积二氧化硅层,形成第二二氧化硅层,所述第二二氧化硅层的沉积温度大于所述第一二氧化硅层的沉积温度;对所述第一二氧化硅层及所述第二二氧化硅层进行刻蚀,使所述第一二氧化硅层及所述第二二氧化硅层的表面高度小于所述叠层结构的高度;对所述多晶硅层进行处理,以使所述多晶硅层包围所述第一二氧化硅层及所述第二二氧化硅层。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的
H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的