[发明专利]微处理器中执行FMA指令的方法和微处理器

摘要

本发明涉及微处理器中执行FMA指令的方法和微处理器。该微处理器包括FMA执行逻辑，其中FMA执行逻辑判断要在部分乘积加法器中还是在第二累加级中将累加数操作数C累加到乘数操作数A和被乘数操作数B的部分乘积。该逻辑计算Aexp+Bexp‑Cexp的阶码差并且在C为非规格化的情况下确定C中的前导零的数量。在C向A和B的乘积的累加可能会引起块消去的情况下、在ExpDelta大于或等于‑K的情况下以及在C为非规格化并且C的前导零的数量加上K所得到的值超过‑ExpDelta的情况下，该微处理器将C与A和B的部分乘积累加，其中K与部分乘积加法器中的数据通路的宽度有关。部分乘积加法器和第二累加级中的资源的策略性使用使得延迟缩短。

主权项

一种微处理器中执行FMA指令即浮点乘法累加指令的方法，所述FMA指令具有各自具有有效数和阶码的乘数操作数、被乘数操作数和累加数操作数，所述方法用于应对所述累加数操作数为非规格化并且所述乘数操作数和所述被乘数操作数的乘积将会引起下溢的特殊情况，所述方法包括以下步骤：确定所述乘数操作数的阶码和所述被乘数操作数的阶码的和与所述累加数操作数的阶码之间的阶码差；确定非规格化的累加数操作数的有效数中的前导零的数量；以及在所述前导零的数量加上非负整数常数所得到的值超过所述阶码差的情况下，将所述累加数操作数的有效数左移位以产生左移位累加数值并且在部分乘积加法器中将所述左移位累加数值累加到所述乘数操作数的有效数和所述被乘数操作数的有效数的部分乘积。