[发明专利]能够消除来自Σ-Δ调制器的量化噪声的分数N数字PLL有效
| 申请号： | 201710883980.8 | 申请日： | 2017-09-26 |
| 公开（公告）号： | CN108667458B | 公开（公告）日： | 2022-06-07 |
| 发明（设计）人： | G·米德哈;K·查特杰 | 申请（专利权）人： | 意法半导体国际有限公司 |
| 主分类号： | H03L7/197 | 分类号： | H03L7/197;H03L7/099;H03M7/30 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;罗利娜 |
| 地址： | 荷兰阿*** | 国省代码： | 暂无信息 |
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| 摘要： | 本文中公开的锁相环路(PLL)电路包括相位检测器，该相位检测器接收参考频率信号和反馈频率信号并且被配置为输出指示参考频率信号与反馈频率信号之间的相位差的数字信号。数字环路滤波器对数字信号进行滤波。数模转换器将经滤波的数字信号转换成控制信号。振荡器基于控制信号来生成PLL时钟信号。Σ‑Δ调制器根据频率控制字来调制分频器信号。分频器根据分频器信号来对PLL时钟信号进行分频，并且经分频的PLL时钟信号来生成噪声反馈频率信号。噪声滤波块从噪声反馈频率信号中移除量化噪声，从而生成反馈频率信号。 | ||
| 搜索关键词： | 能够 消除 来自 调制器 量化 噪声 分数 数字 pll | ||
【主权项】：
1.一种锁相环路(PLL)电路，包括：相位检测器，接收参考频率信号和反馈频率信号，并且被配置为输出指示所述参考频率信号与所述反馈频率信号之间的相位差的数字信号；数字环路滤波器，被配置为对所述数字信号进行滤波；数模转换器，被配置为将经滤波的数字信号转换成控制信号；振荡器，被配置为基于所述控制信号来生成PLL时钟信号；Σ‑Δ调制器，被配置为根据频率控制字来调制分频器信号；分频器，被配置为基于所述分频器信号来对所述PLL时钟信号进行分频，并且基于经分频的PLL时钟信号来生成噪声反馈频率信号；以及噪声滤波块，被配置为从所述噪声反馈频率信号中移除量化噪声，从而生成所述反馈频率信号。
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