[发明专利]隔离沟槽薄膜填充结构、半导体存储器件及制备方法在审

专利信息
申请号: 201710980265.6 申请日: 2017-10-19
公开(公告)号: CN107706145A 公开(公告)日: 2018-02-16
发明(设计)人: 不公告发明人 申请(专利权)人: 睿力集成电路有限公司
主分类号: H01L21/762 分类号: H01L21/762
代理公司: 上海光华专利事务所(普通合伙)31219 代理人: 余明伟
地址: 230000 安徽省合肥市*** 国省代码: 安徽;34
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摘要: 发明提供一种隔离沟槽薄膜填充结构、半导体存储器件及制备方法,其中,隔离沟槽薄膜填充结构的制备方法至少包括提供一制备有外围沟槽的半导体衬底;于半导体衬底上形成预制填充材料,覆盖半导体衬底的上表面及外围沟槽的侧壁和底部且形成一缩口颈;预刻蚀预制填充材料去除缩口颈;于半导体衬底上形成高密度等离子体氧化物材料,覆盖预制填充材料并填充满外围沟槽;去除多余的高密度等离子体氧化物材料和预制填充材料,以得到位于外围沟槽内的高密度等离子体氧化物层和预制填充层。本发明通过预刻蚀来改善预制填充材料的外形,使高密度等离子体氧化物材料与预制填充材料之间不易形成空洞,进而避免后续形成的金属位线出现短路而造成器件失效。
搜索关键词: 隔离 沟槽 薄膜 填充 结构 半导体 存储 器件 制备 方法
【主权项】:
一种隔离沟槽薄膜填充结构的制备方法,其特征在于,所述隔离沟槽薄膜填充结构的制备方法至少包括如下步骤:提供一半导体衬底,所述半导体衬底的一上表面包含器件区及围绕所述器件区的周边区,所述半导体衬底上制备有多个在所述器件区的阵列沟槽及一在所述周边区的外围沟槽,所述外围沟槽的宽度大于所述阵列沟槽的单元宽度的两倍以上;于所述半导体衬底的上表面上形成预制填充材料,所述预制填充材料更覆盖所述半导体衬底的上表面及所述外围沟槽的侧壁和底部,所述预制填充材料更填满所述阵列沟槽,用以界定多个有源区,所述预制填充材料在所述外围沟槽的开口端处形成有一缩口颈,所述缩口颈的开口孔径小于所述预制填充材料在所述外围沟槽中间位置的中间孔径;预刻蚀所述预制填充材料,以去除所述预制填充材料的所述缩口颈;于所述半导体衬底的所述上表面上形成高密度等离子体氧化物材料,所述高密度等离子体氧化物材料更覆盖所述预制填充材料,并且以无空洞的形态填充满所述外围沟槽;以及,去除在所述半导体衬底上的所述高密度等离子体氧化物材料和所述预制填充材料,以得到位于所述外围沟槽内的高密度等离子体氧化物层和预制填充层。
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