[发明专利]基于FPGA和PLL的高精度数据延时可调系统

摘要

本发明公开了一种基于FPGA和PLL的高精度数据延时可调系统，包括高速ADC、时钟辅助单元、FPGA以及高速DAC；所述时钟辅助单元包括依次连接的第一数控延时线、第一PLL、第二数控延时线及第二PLL；第一PLL分别与高速ADC及FPGA相连，第二PLL分别与高速DAC及FPGA相连，高速ADC、FPGA及高速DAC依次相连；通过配置第一数控延时线的延时值，使高速ADC采样时刻与每个束团信号峰值出现时间点对齐；通过配置FPGA中移位寄存器的长度，以及通过配置第二数控延时线的延时值，使高速DAC输出的束团的横向反馈信号加载到kicker上时刻与相应束团经过kicker的时刻对齐。该系统无需外接专用延时设备，具有调节灵活、精度好、集成度高等特点，可应用于加速器横向反馈和纵向反馈系统。

主权项

一种基于FPGA和PLL的高精度数据延时可调系统，其特征在于，包括：高速ADC、时钟辅助单元、FPGA以及高速DAC；所述时钟辅助单元包括：依次连接的第一数控延时线、第一PLL、第二数控延时线及第二PLL；第一PLL分别与高速ADC及FPGA相连，第二PLL分别与高速DAC及FPGA相连，高速ADC、FPGA及高速DAC依次相连；通过配置第一数控延时线的延时值，使高速ADC采样时刻与每个束团信号峰值出现时间点对齐；通过配置FPGA中移位寄存器的长度，以及通过配置第二数控延时线的延时值，使高速DAC输出的束团的横向反馈信号加载到kicker上时刻与相应束团经过kicker的时刻对齐。