[发明专利]具有可重塑之存储器之神经网络单元

摘要

存储器装载D个由N个字构成之列与具有log2D位与额外位之地址。N个处理单元中之处理单元J包含第一与第二寄存器，累加器，算术单元与多路复用逻辑电路。算术单元执行运算产生结果储存于累加器。多路复用逻辑电路接收存储器之字J，对于处理单元0至(N/2)‑1并接收存储器之字J+(N/2)。在第一模式，处理单元0至N‑1之多路复用逻辑电路选择存储器之字J输出至处理单元J之第一寄存器。在第二模式，当地址额外位为零，处理单元0至(N/2)‑1之多路复用逻辑电路选择存储器之字J输出至第一寄存器，当地址额外位为一，处理单元0至(N/2)‑1之多路复用逻辑电路选择存储器之字J+(N/2)输出至第一寄存器。

主权项

1.一种装置，包含：一存储器，接收一地址，装载D个由N个字构成之列，该N个字系赋予0至N‑1之索引，其中，N至少是512，其中，该地址具有log2D个位与一额外位；一个由N个处理单元构成之阵列，该N个处理单元系赋予0至N‑1之索引，索引J之处理单元包含：第一与第二寄存器；一累加器；一算术单元，具有第一，第二与第三输入，并执行一运算以产生一结果储存于该累加器，该第一输入接收该累加器之一输出，该第二输入接收该第一寄存器输出之一字，该第三输入接收该第二寄存器输出之一字；以及一多路复用逻辑电路，接收该存储器输出之字J，对于处理单元0至(N/2)‑1而言，并接收该存储器输出之字J+(N/2)，并且，该多路复用逻辑电路输出一选定字至该第一寄存器；其中，在一第一模式，处理单元0至N‑1之该多路复用逻辑电路选择该存储器输出之字J输出至处理单元J之该第一寄存器；以及其中，在一第二模式：当该地址额外位为一第一数值，处理单元0至(N/2)‑1之该多路复用逻辑电路选择该存储器输出之字J输出至处理单元J之该第一寄存器；以及当该地址额外位为一第二数值，处理单元0至(N/2)‑1之该多路复用逻辑电路选择该存储器输出之字J+(N/2)输出至处理单元J之该第一寄存器。