[发明专利]神经网络单元

摘要

本发明涉及神经网络单元，其中第一/第二存储器系装载由N个权重/数据字构成之列。N个处理单元中之处理单元J包含第一/第二寄存器，算术单元与第一/第二多路复用逻辑电路。算术单元执行运算以产生结果。第一多路复用逻辑电路对于处理单元0至(N/2)‑1而言系接收第一存储器之权重字J与J+(N/2)，对于处理单元N/2至N‑1而言系接收第一存储器之权重字J与J‑(N/2)，选定输出至第一寄存器。第二多路复用逻辑电路系接收第二存储器之数据字J，接收处理单元J‑1之第二寄存器之数据字，选定输出至第二寄存器。处理单元0与N/2之第二多路复用逻辑电路并分别接收处理单元(N/2)‑1与N‑1之第二寄存器之数据字。

主权项

1.一种装置，包含：一第一存储器，装载多个由N个权重字构成之列，该N个权重字系赋予0至N‑1之索引，并接收一地址，该地址具有log2W个位与一额外位；一第二存储器，装载多个由N个数据字构成之列，该N个数据字系赋予0至N‑1之索引，其中N至少是512；一个由N个处理单元构成之阵列，该N个处理单元系赋予0至N‑1之索引，索引J之处理单元包含：第一与第二寄存器；一累加器，具有一输出；一算术单元，具有第一，第二与第三输入，并执行一运算以产生一结果储存于该累加器，该第一输入接收该累加器之该输出，该第二输入接收该第一寄存器输出之一权重字，该第三输入接收该第二寄存器输出之一数据字；第一多路复用逻辑电路，对于处理单元0至(N/2)‑1而言，接收该第一存储器输出之权重字J与J+(N/2)，对于处理单元N/2至N‑1而言，接收该第一存储器输出之权重字J与J‑(N/2)，并输出一选定权重字至该第一寄存器；以及第二多路复用逻辑电路，接收该第二存储器输出之一数据字J，接收处理单元J‑1之该第二寄存器输出之一数据字，并输出一选定数据字至该第二寄存器，其中，对于处理单元0而言，处理单元J‑1是处理单元N‑1；其中，处理单元0之该第二多路复用逻辑电路并接收处理单元(N/2)‑1之该第二寄存器输出之该数据字，并且，处理单元N/2之该第二多路复用逻辑电路并接收处理单元N‑1之该第二寄存器输出之该数据字。