[发明专利]高速全连接计算的硬件实现装置与方法在审
| 申请号： | 201711035020.2 | 申请日： | 2017-10-30 |
| 公开（公告）号： | CN109740749A | 公开（公告）日： | 2019-05-10 |
| 发明（设计）人： | 康君龙;张玉;谢东亮 | 申请（专利权）人： | 北京深鉴智能科技有限公司 |
| 主分类号： | G06N3/08 | 分类号： | G06N3/08;G06N3/063;G06N99/00 |
| 代理公司： | 北京卓孚知识产权代理事务所(普通合伙) 11523 | 代理人： | 刘光明;任宇 |
| 地址： | 100083 北京市海淀*** | 国省代码： | 北京;11 |
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| 摘要： | 本公开提供一种高速全连接计算的硬件实现装置与方法。根据本发明的高速全连接计算的硬件实现装置（200）包括：权重存储模块（210），用于存储用于计算的权重数据，每次存储m组权重数据，直到所有输出通道的权重计算完成；向量存储模块（220），用于存储n个输入向量数据；输出寄存模块（230），用于实现计算结果的输出缓存；核心计算模块（240），用于使得由所述权重存储模块输入的m组权重数据与由所述向量存储模块输入的n个输入向量数据进行相乘，各个相乘结果分别与之前的有效结果相加，并在乘加计算的结果上加上对应的偏置值，将最终计算结果输出到所述输出寄存模块。 | ||
| 搜索关键词： | 存储模块 硬件实现装置 权重数据 存储 输出寄存 输入向量 权重 向量 相乘 核心计算模块 权重计算 输出缓存 输出通道 相乘结果 有效结果 偏置 相加 输出 | ||
【主权项】：
1.一种高速全连接计算的硬件实现装置，包括：权重存储模块，用于存储用于计算的权重数据，每次存储m组权重数据，直到所有输出通道的权重计算完成；向量存储模块，用于存储n个输入向量数据；输出寄存模块，用于实现计算结果的输出缓存；核心计算模块，用于使得由所述权重存储模块输入的m组权重数据与由所述向量存储模块输入的n个输入向量数据进行相乘，各个相乘结果分别与之前的有效结果相加，并在乘加计算的结果上加上对应的偏置值，将最终计算结果输出到所述输出寄存模块。
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