[发明专利]成膜方法有效
申请号: | 201711057866.6 | 申请日: | 2017-11-01 |
公开(公告)号: | CN109755101B | 公开(公告)日: | 2021-05-14 |
发明(设计)人: | 不公告发明人 | 申请(专利权)人: | 长鑫存储技术有限公司 |
主分类号: | H01L21/02 | 分类号: | H01L21/02;C23C16/44;C23C16/54 |
代理公司: | 上海光华专利事务所(普通合伙) 31219 | 代理人: | 余明伟 |
地址: | 230601 安徽省合肥市*** | 国省代码: | 安徽;34 |
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摘要: | 本发明提供一种成膜方法。该成膜方法包括步骤:1)提供一第一边界最小重叠环,第一边界最小重叠环包括第一环形主体,第一环形主体的第一环形阻挡区域内形成有若干个沿其轴向间隔排布的通孔;2)提供一晶圆并置于第一边界最小重叠环的下方,于晶圆的上表面形成初始膜层;3)提供一第二边界最小重叠环,第二边界最小重叠环的第二环形主体的第二环形阻挡区域沿其周向未设有通孔;4)将表面形成有初始膜层的晶圆置于第二边界最小重叠环的下方,于初始膜层的上表面形成主体膜层,最终得到所需膜层。采用本发明的成膜方法得到的膜层具有较好的边缘斜面和台阶覆盖,有利于后续工艺去除表面缺陷,提高器件和电路的可靠性,并使光刻工艺更简化。 | ||
搜索关键词: | 方法 | ||
【主权项】:
1.一种成膜方法,其特征在于,包括如下步骤:1)提供一第一边界最小重叠环(1),所述第一边界最小重叠环包括第一环形主体(11),所述第一环形主体(11)具有位于所述第一环形主体内侧的第一环形阻挡区域(12)及位于所述第一环形阻挡区域内侧的上下贯通的第一开口(13),其中,所述第一环形阻挡区域内形成有若干个沿其轴向间隔排布的通孔(14);2)提供一晶圆(3),将所述晶圆置于所述第一边界最小重叠环的下方,所述晶圆的边缘延伸至所述第一环形阻挡区域的下方,且所述第一开口暴露出所述晶圆的上表面;于所述晶圆的上表面形成初始膜层(41),所述初始膜层覆盖所述晶圆位于所述第一开口内的上表面及位于所述第一环形阻挡区域下方的边缘区域;3)提供一第二边界最小重叠环(2),所述第二边界最小重叠环包括第二环形主体(21),所述第二环形主体具有位于所述第二环形主体内侧的第二环形阻挡区域(22)及位于所述第二环形阻挡区域内侧的上下贯通的第二开口(23);其中,所述第二环形阻挡区域沿其周向未设有通孔;4)将表面形成有所述初始膜层的晶圆置于所述第二边界最小重叠环的下方,所述晶圆的边缘延伸至所述第二环形阻挡区域的下方,且所述第二开口暴露出所述初始膜层的上表面;于所述初始膜层的上表面形成主体膜层(42);其中,所述初始膜层和所述主体膜层共同构成所需膜层(4)。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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