[发明专利]基于FPGA的图像上叠加艺术字体的装置及方法

摘要

本发明提供的是一种基于FPGA的图像上叠加艺术字体的装置及方法。包括艺术字转图像模块(1)、coe生成模块(3)、块RAM存储模块A(4)、计数器及控制模块(5)、块RAM存储模块B(6)、时钟模块(7)、叠加器(8)、并/串转换模块(9)和HDMI显示器(10)。本发明解决了传统使用FPGA作为主控芯片在HDMI显示器上显示图像时叠加字符显示效果生硬的技术问题，采用本发明可以实现显示图像时叠加不同的艺术字体，满足日益发展的数字视频显示领域的需求，提升用户体验。

主权项

一种基于FPGA的图像上叠加艺术字体的装置包括艺术字转图像模块(1)、coe生成模块(3)、块RAM存储模块A(4)、计数器及控制模块(5)、块RAM存储模块B(6)、时钟模块(7)、叠加器(8)、并/串转换模块(9)和HDMI显示器(10)，其特征是：所述的艺术字转图像模块(1)，使用艺术字在线生成器，在输入字符、字体、大小、字色、背景颜色信息后，生成相应的图像；待显示图像(2)的格式为JPEG，图像像素尺寸的大小根据所使用的FPGA芯片的存储空间合理调整，使得艺术字转图像模块(1)和待显示的图像(2)中存储的所有像素的24位RGB值所占用的存储空间不超过FPGA的块RAM存储空间；所述的coe生成模块(3)，由MATLAB软件将艺术字转图像模块(1)和待显示图像(2)中的两幅图像分别读取出每个像素的24位RGB值并生成coe文件；所述的块RAM存储模块A(4)存储艺术字转图像模块(1)中的图像对应的每个像素的24位RGB值；所述的计数器及控制模块(5)，包含有行计数器和场计数器两计数器，两计数器对时钟模块(7)中生成的像素时钟循环计数，根据HDMI时序规范生成相应的时序信号；所述的块RAM存储模块B(6)存储待显示图像(2)中的图像对应的每个像素的24位RGB值；所述的时钟模块(7)由系统时钟生成像素时钟和串行时钟，其中像素时钟为块RAM存储模块A(4)、计数器及控制模块(5)、块RAM存储模块B(6)提供时钟频率，串行时钟为并/串转换模块(9)提供时钟频率，串行时钟为并/串转换模块(9)提供串行编码时的串行时钟；所述的叠加器(8)，判断当前的显示坐标是否为块RAM存储模块A(4)和块RAM存储模块B(6)显示图像的叠加区域，若是显示图像的叠加区域，则判断当前坐标对应的块RAM存储模块A(4)中的数据为背景颜色的数据还是艺术字的颜色数据，若为背景颜色的数据，则叠加器(8)输出的数据为块RAM存储模块B(6)中相应的颜色数据，若不是背景颜色的数据，则叠加器(8)输出的数据为块RAM存储模块A(4)中相应的颜色数据；若当前显示坐标不在显示两帧图像的叠加区域而在块RAM存储模块B(6)中显示图像的区域，则叠加器(8)输出的数据为块RAM存储模块B(6)中相应的颜色数据；所述的并/串转换模块(9)将叠加器(8)输出的并行RGB数据转化为符合HDMI时序规范的串行数据；所述的HDMI显示器(10)是具有HDMI接口的液晶显示器，将并/串转换模块(9)中输出的数据显示为相应的图像。